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參數(shù)資料
| 型號： | 79RC32T335-150DH |
| 英文描述： | MICROPROCESSOR|32-BIT|QFP|208PIN|PLASTIC |
| 中文描述： | 微處理器| 32位| QFP封裝| 208PIN |塑料 |
| 文件頁數(shù)： | 225/654頁 |
| 文件大?。?/td> | 6963K |
| 代理商： | 79RC32T335-150DH |
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IDT DDR Controller
DDR Write Transaction
79RC32438 User Reference Manual
7 - 21
November 4, 2002
Notes
A DDR SDRAM read transaction in which the wrong page is active in a bank is shown in Figure 7.17. If
no pages had been active, then the transaction would have started with the ACTIVE command (i.e., step
three below). If the correct page had been active (bank page hit), then the transaction would have started
with the READ command (i.e., step five below). A DDR SDRAM read transaction in which the wrong page is
active in a bank consists of the following steps.
1. The RC32438 asserts the appropriate DDR SDRAM chip select (DDRCSNx), drives the bank select
pins (DDRBA[1:0]) with the value of the bank to be precharged, drives the AP address bit low (see
Tables 7.3 and 7.4) to indicate that only that bank is to be precharged, and drives the PRECHARGE
command (see Table 7.5) on the rising edge of DDRCKPx. This indicates the start of a transaction.
2. One clock cycle after step #1, the RC32438 drives the NOP command (see Table 7.5).
3. RP clock cycles after step #1, the RC32438 drives the bank select pins (DDRBA[1:0]) with the value
of the bank to be accessed, drives the address bus (DDRADDR[13:0]) with the DDR SDRAM row
address, and drives the ACTIVE command (see Table 7.5) on the rising edge of DDRCKPx. Note
that step #2 is skipped if the value of RP = 1 (see DDRC Register).
4. One clock cycle after step #1, the RC32438 drives the NOP command (see Table 7.5).
5. RCD clock cycles after step #3, the RC32438 drives the address bus (DDRADDR[13:0]) with the
DDR SDRAM column address, and drives the READ command (see Table 7.5). Note that step #4
is skipped if the value of RCD = 1 (see DDRC register).
6. One clock cycle after step #5, the RC32438 may drive the NOP or READ command depending on
the amount of data to be read. Figure 7.17 shows a read of four words, and thus two read commands
are issued (each read command returns a pair of data). During the last read command issued, the
RC32438 may assert the auto-precharge (AP) bit of the address bus (see Tables 7.3 and 7.4)
depending on the state of the AP field in the DDRC register.
7. One clock cycle after step #6, the RC32438 drives the NOP command.
8. CL clock cycles after step #5, the RC32438 opens its input buffers and accepts the read data from
the data bus (DDRDATA[31:0]) as well as the DDR read data strobes (DDRDQS[3:0]). The input
buffers remain open until the data and strobes corresponding to the last read command reach the
RC32438.
1
9. One clock cycle after the data and strobes for the last read command are accepted into the
RC32438, the appropriate DDRCSNx is negated, the transaction is completed, and a new transac-
tion may begin.
DDR Write Transaction
This section describes the DDR write transaction. All DDR write transactions consist of a burst write of
an even number of 16-bit/32-bit data quantities. The DDR byte write masks (DDRDM[7:0]) are used to
mask bytes which should not be modified.
The transaction involves four programmable parameters:
Active to Read or Write Delay (
RCD
). RCD may be programmed to be any value between 1 and 4
DDR clock cycles.
Precharge Delay (
RP
). RP may be programmed to be any value between 1 and 4 DDR clock
cycles.
Write Recovery (
WR
). WR may be programmed to any value between 1 and 4 DDR clock cycles.
Active to Precharge (
ATP
). ATP may be programmed to be any value between 5 and 8 DDR clock
cycles.
When the auto precharge bit (AP) in the DDRC register is set, only the last write operation in the trans-
action has the auto precharge address bit (i.e., DDRADDR[10] or DDRADDR[8] depending on the DDR
type and organization) address bit set. That is, only the last write operation performs an automatic
precharge.
1.
The input buffers remain open for a maximum of (CL+ 2) DDRCKP cycles after the last read command is issued.
This puts an upper time limit on the read data access loop (DDRCKPx -> DDRDATA) of a system.
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