參數(shù)資料
型號(hào)： 79RC32T335-150DH
英文描述： MICROPROCESSOR|32-BIT|QFP|208PIN|PLASTIC
中文描述： 微處理器| 32位| QFP封裝| 208PIN |塑料
文件頁(yè)數(shù)： 342/654頁(yè)
文件大?。?/td> 6963K
代理商： 79RC32T335-150DH
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IDT Ethernet Interfaces
DMA Interface
79RC32438 User Reference Manual
11 - 14
November 4, 2002
Notes
Ethernet Output DMA Operations
Table 11.3 summarizes Ethernet interface output DMA operations. As shown in Figure 11.11, the DMA
descriptor DEVCS field is used to record status information for transmitted packets.
A DMA request event is generated whenever 16 free FIFO data words exist in the output FIFO. This
causes the DMA to transfer data from memory to the output FIFO.
A DMA done event is never generated during Ethernet output DMA operations. The first descriptor (FD)
bit in the DEVCS field is set in the first descriptor of a packet while the last descriptor (LD) bit in the DEVCS
field is set in the last descriptor of a packet. Note that it is possible for a packet to be both the first and last
descriptor of a packet and, therefore, have both the FD and LD bits set. It is also possible for a descriptor to
contain data in the middle of a packet and, therefore, have neither bit set.
CF
Control Frame.
This bit is set to 1 to indicate that the packet was recognized as a control frame.
Received control frames are normally discarded unless the PAF bit is set in the ETH[0|1]MAC1
register. This field is valid only in the last descriptor of a packet.
OVR
Receive FIFO Overflow.
This bit is set to 1 when the input FIFO overflowed during packet recep-
tion. Once an overflow occurs, the remaining contents of the packet are discarded.
CRC
CRC Error.
This bit is set to 1 when the received packet has a CRC error. This field is valid only in
the last descriptor of a packet. CRC error packets are not discarded.
CV
Code Violation.
This bit is set to 1 when a coding violation was detected somewhere in the
packet. This field is valid only in the last descriptor of a packet. Code violation error packets are
not discarded.
DB
Dribble Bits Detected.
This bit is set to 1 when between one and seven dribbling bits are
detected at the end of the packet. This field is valid only in the last descriptor of a packet. Dribble
bit error packets are not discarded
LE
Length Error.
This bit is set to 1 when the packet length field does not match the actual length of
the packet. This field is valid only in the last descriptor of a packet. Length error packets are not
discarded.
LOR
Length Out of Range.
This bit is set to 1 when the packet type/length field is larger than 1518.
This field is valid only in the last descriptor of a packet. If this bit is set, type/length field is used as
type field. Length out of range error packets are not discarded.
CES
Carrier Event Seen.
This bit is set to 1 to indicate that something less than a well formed pream-
ble or start of frame delimiter has been received (as specified in IEEE 802.3 clause 24.2.4.4.2).
This field is valid only in the last descriptor of a packet. Carrier error packets are not discarded.
LENGTH
Length.
This 16-bit field contains the length of the received frame. This field is valid only in the
last descriptor of a packet.
DMA Request Event
A request event is generated whenever 16 free FIFO data words are present in the out-
put FIFO.
DMA Done Event
A DMA done event is never generated.
DMA Terminated Event
A DMA terminated event is never generated.
DMA Transfer Size
The DMA Controller usually transfers 16 FIFO data words from memory to the output
FIFO. Fewer words are transferred if the byte count reaches zero.
Limitations
None. A DMA operation may start and end on any byte boundary and may contain any
number of bytes.
Table 11.3 Ethernet Interface Output DMA Operations
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79RC32T336-180BC8 制造商:Integrated Device Technology Inc 功能描述:79RC32336 INTERPRISE ACCESS CPU WITH 2X ENET, IPSEC - Tape and Reel
79RC32T336-180BCG 制造商:Integrated Device Technology Inc 功能描述:INTEGRATED COMM PROC WITH TWO 10/100 MBPS ON-CHIP ETHERNET - Bulk
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