參數(shù)資料
型號： 79RC32V334-133BB
英文描述： MICROPROCESSOR|32-BIT|BGA|256PIN|PLASTIC
中文描述： 微處理器| 32位|的BGA | 256PIN |塑料
文件頁數(shù)： 541/654頁
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代理商： 79RC32V334-133BB
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IDT EJTAG System
Off-Chip and Probe Interfaces
79RC32438 User Reference Manual
20 - 75
November 4, 2002
Notes
is used for JTAG boundary scan also. The output driver for the JTAG_TDO chip pin must be capable of
supplying the IOL and IOH current required for the probe (see “DC Electrical Characteristics” on page 20-
79).
Connecting Multi-Core Test Access Port (TAP) Controllers
This section is concerned with building a multi-core system where each core has its own TAP controller,
but share one set of external EJTAG TAP controller pins. Note that this section does not attempt to address
the full issue of multi-core debug, which involves resolving debugger issues and other hardware issues
such as debug signalling among multiple cores, and handling breakpoints across multiple cores, etc. Figure
20.37 shows the recommended daisy-chain connection for a multi-core configuration, where the
JTAG_TCK, JTAG_TMS and optional JTAG_TRST_N signals of all the TAP controllers are connected
together. The JTAG_TDI and JTAG_TDO signals are daisy chained together so that the information flow
between the selected register of all the TAP controllers is a continuous sequence.
Figure 20.37 Daisy Chaining of Multi-core EJTAG TAP Controllers
The simplest usage model for this multi-core connection, under most circumstance, only uses one
“active” device. This is accomplished by including BYPASS TAP instruction for “non-active” devices in every
TAP command chain sent by the debugger. “Non-active” devices only get attention when made “active”.
Note that it is not necessary that only one device be “active” at a time, it depends entirely on how the
debugger and the end-user want to control the multiple on-chip TAP controllers.
It is recommended that the EJTAG TAPs are connected in a single daisy-chain without any non-EJTAG
TAPs in that chain, since this provide the fastest access to the EJTAG TAPs and it allows the most debug
software packages to operate the EJTAG TAPs. Special care must be taken by the system designer if both
EJTAG TAPs and non-EJTAG TAPs are connected in the same chain. In this case the system designer
must ensure that both the EJTAG debug hardware and software, and the external device using the non-
EJTAG TAPs can apply the BYPASS TAP instruction when the TAPs unrelated to the current operation are
to be made “non-active”.
Off-Chip and Probe Interfaces
The off-chip interface forms the connection from the chip over the target system PCB and to the probe
connector, thereby allowing the probe to connect to the target processor. The probe connection is optional
in the target system. The probe signals are described with respect to logical functionality, timing behavior,
electrical characteristics, and connector and PCB design. Comments are also added with respect to probe
functionality. The descriptions in this chapter only cover issues related to EJTAG use of the Test Access
Port (TAP). Issues related to reuse of the same TAP on a chip, for example, for JTAG boundary scan, are
not covered.
Probe
Connector
JTAG_TCK
JTAG_TMS
JTAG_TDI
JTAG_TDO
JTAG_TRST_N
JTAG_TCK
JTAG_TMS
JTAG_TDI
JTAG_TDO
JTAG_TRST_N
EJTAG TAP 1
(JTAG_TRST_N is optional)
JTAG_TCK
JTAG_TMS
JTAG_TDO
JTAG_TRST_N
JTAG_TDI
EJTAG TAP n
(JTAG_TRST_N is optional)
Several EJTAG TAPs possible
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