參數(shù)資料
型號(hào)： 79RC32V334-150BB
英文描述： 8-Pin Flash-Based 8-Bit CMOS Microcontrollers, -40C to +125C, 8-DFN, TUBE
中文描述： 微處理器| 32位|的BGA | 256PIN |塑料
文件頁數(shù)： 344/654頁
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代理商： 79RC32V334-150BB
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IDT Ethernet Interfaces
Ethernet Statistics
79RC32438 User Reference Manual
11 - 16
November 4, 2002
Notes
Ethernet Statistics
The Ethernet interface contains five 32-bit counters which may be used to gather statistics. Each
counter increments by one each time the specified receive or transmit event occurs. The CPU may read
these counters at any time, provided that the MII clocks are supplied and the RIP bit in the ETH[0|1]INTFC
register is not set to 1. The act of reading a counter causes its value to be reset to zero as an atomic opera-
tion. This prevents the loss of events due to non-atomic read and clear operations.
CEN
Packet CRC Enable.
When the OEN bit is set to 1, it controls whether the MAC appends an CRC to the
Ethernet packet. If CEN is set, then the CRC is appended to the packet. When CEN is cleared, CRC is
not appended to the packet. This bit is examined in the first packet descriptor and is initialized by the
CPU prior to an Ethernet output DMA operation.
HFE
Huge Frame Enable.
When the OEN bit is set to 1, this bit controls whether large Ethernet packets (that
is, packets that exceed the value in the ETH[0|1]MAXF register) are transmitted. When HFE is set, then
large Ethernet frames are transmitted. If HFE is cleared to 0, then transmission is aborted after the length
in ETH[0|1]MAXF has been reached and the remainder of the frame is discarded. This bit is examined in
the first packet descriptor and is initialized by the CPU prior to an Ethernet output DMA operation.
TOK
Transmit OK.
This bit is set to 1 when the packet is transmitted without error. This bit is set if and only if
the UND, OF, ED, EC, and LC bits are all cleared. This field is valid only in the last descriptor of a packet.
MP
Multicast Packet.
This bit is set to 1 when the transmitted packet has a multicast address. This field is
valid only in the last descriptor of a packet.
BP
Broadcast Packet.
This bit is set to 1 when the transmitted packet has a broadcast address. This field is
valid only in the last descriptor of a packet.
UND
Transmit FIFO Underflow.
This bit is set to 1 if frame transmission was aborted due to an output FIFO
underflow. This field is valid only in the last descriptor of a packet.
OF
Oversized Frame.
This bit is set to 1 if transmission was aborted due to an attempt to transmit a frame
larger than the value in the ETH[0|1]MAXF register. The contents of the frame beyond ETH[0|1]MAXF
are discarded. This field is valid only in the last descriptor of a packet.
ED
Excessive Deferral.
This bit is set to 1 if
t
ransmission was aborted due to excessive deferrals. This field
is valid only in the last descriptor of a packet.
EC
Excessive Collisions.
This bit is set to 1 if transmission was aborted due to excessive collisions. This
field is valid only in the last descriptor of a packet.
LC
Late Collision.
This bit is set to 1 if transmission was aborted due to a collision beyond the collision win-
dow. This field is valid only in the last descriptor of a packet.
TD
Transmit Deferred.
This bit is set to 1 if transmission of the frame was deferred on the first transmission
attempt. This field is valid only in the last descriptor of a packet.
CRC
CRC Error.
This bit is set to 1 if the CRC in the transmitted frame does not match the CRC computed by
the MAC. If the MAC is configured to automatically compute and append the CRC to transmitted frames,
then the value of this bit should be ignored. This field is valid only in the last descriptor of a packet.
LE
Length Error.
This bit is set to 1 if the value of the length field of the transmitted frame does not match
the actual length. This field is valid only in the last descriptor of a packet.
CC
Collision Count.
This 4-bit field indicates the number of collisions that the successfully transmitted frame
experienced. This field is not valid if frame transmission was aborted due to excessive collisions. This
field is valid only in the last descriptor of a packet.
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PDF描述
79RC32V334-150BBI MICROPROCESSOR|32-BIT|BGA|256PIN|PLASTIC
79TXXA 1A/2.0V Negative Fixed Voltage Regulator
7ABT2240PWDH Octal inverting buffer with 30ohm series termination resistors 3-State
7ABT2241PWDH Power Supply
7ABT2244PWDH Octal buffer/line driver with 30ohm series termination resistors 3-State
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參數(shù)描述
79RC32V334-150BBG 制造商:Integrated Device Technology Inc 功能描述:MPU RC32300 32-Bit 150MHz 3.3V 256-Pin BGA
79RC32V334-150BBI 制造商:Integrated Device Technology Inc 功能描述:MPU RC32300 32-Bit 150MHz 3.3V 256-Pin BGA 制造商:IDT from Components Direct 功能描述:32BIT MICROPROCESSOR RC32300 MIPS-II 150MHZ 3.3V - Trays 制造商:IDT 功能描述:IDT 79RC32V334-150BBI, 32Bit Microprocessor RC32300 MIPS-II 150MHz 3.3V 256-Pin BGA
79RC32V364100DA 制造商:IDT 制造商全稱:Integrated Device Technology 功能描述:RISController Embedded 32-bit Microprocessor, based on RISCore32300
79RC32V364-100DA8 制造商:Integrated Device Technology Inc 功能描述:MPU RC32300 RISC 32BIT 100MHZ 3.3V 144TQFP - Tape and Reel
79RC32V364100DAI 制造商:IDT 制造商全稱:Integrated Device Technology 功能描述:RISController Embedded 32-bit Microprocessor, based on RISCore32300
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