參數(shù)資料
型號(hào)： 82845GL
廠商： INTEL CORP
元件分類： 外設(shè)及接口
英文描述： Intel 82845G/82845GL/82845GV Graphics and Memory Controller Hub (GMCH)
中文描述： MULTIFUNCTION PERIPHERAL, PBGA760
封裝： 37.50 X 37.50 MM, 1 MM PITCH, FLIP CHIP, BGA-760
文件頁(yè)數(shù)： 24/193頁(yè)
文件大小： 2990K
代理商： 82845GL
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Signal Description
24
Intel
82845G/82845GL/82845GV GMCH Datasheet
HDSTB_P[3:0]#
HDSTB_N[3:0]#
I/O
AGTL+
Differential Host Data Strobes:
HDSTB_P[3:0]# and HDSTB_N[3:0]# are the
differential source synchronous strobes used to transfer HD_[63:0]# and
DINV_[3:0]# at the 4X transfer rate.
Strobe
Data Bits
HDSTB_P3#, HDSTB_N3#
HD_[63:48]#, DINV_3#
HDSTB_P2#, HDSTB_N2#
HD_[47:32]#, DINV_2#
HDSTB_P1#, HDSTB_N1#
HD_[31:16]#, DINV_1#
HDSTB_P0#, HDSTB_N0#
HD_[15:0]#, DINV_0#
HIT#
I/O
AGTL+
Hit:
This signal indicates that a caching agent holds an unmodified version of
the requested line. Also, driven in conjunction with HITM# by the target to
extend the snoop window.
HITM#
I/O
AGTL+
Hit Modified:
This signal indicates that a caching agent holds a modified
version of the requested line and that this agent assumes responsibility for
providing the line. HITM# is also driven in conjunction with HIT# to extend the
snoop window.
HLOCK#
I
AGTL+
Host Lock:
All processor bus cycles sampled with the assertion of HLOCK#
and ADS#, until the negation of HLOCK# must be atomic (i.e., no hub interface
or AGP snoopable access to SDRAM are allowed when HLOCK# is asserted
by the processor).
HREQ_[4:0]#
I/O
AGTL+
2X
Host Request Command:
These signals define the attributes of the request.
HREQ_[4:0]# are transferred at 2X rate. They are asserted by the requesting
agent during both halves of Request Phase. In the first half the signals define
the transaction type to a level of detail that is sufficient to begin a snoop
request. In the second half the signals carry additional information to define the
complete transaction type.
The transactions supported by the GMCH Host Bridge are defined in
Section 4.1
.
HTRDY#
O
AGTL+
Host Target Ready:
This signal indicates that the target of the processor
transaction is able to enter the data transfer phase.
RS_[2:0]#
O
AGTL+
Response Signals:
RS_[2:0]# indicate the type of response according to the
encoding below:
000 = Idle state
001 = Retry response
010 = Deferred response
011 = Reserved (not driven by GMCH)
100 = Hard Failure (not driven by GMCH)
101 = No data response
110 = Implicit Writeback
111 = Normal data response
Signal Name
Type
Description
相關(guān)PDF資料
PDF描述
82845GV Intel 82845G/82845GL/82845GV Graphics and Memory Controller Hub (GMCH)
82845Gx Intel 82845G/82845GL/82845GV Graphics and Memory Controller Hub (GMCH)
82845MP Intel 845 Family Chipset-Mobile 82845MP/82845MZ Chipset Memory Controller Hub Mobile (MCH-M)
82845Mx Intel 845 Family Chipset-Mobile 82845MP/82845MZ Chipset Memory Controller Hub Mobile (MCH-M)
82845MZ Intel 845 Family Chipset-Mobile 82845MP/82845MZ Chipset Memory Controller Hub Mobile (MCH-M)
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參數(shù)描述
82845GV 制造商:INTEL 制造商全稱:Intel Corporation 功能描述:Intel 82845G/82845GL/82845GV Graphics and Memory Controller Hub (GMCH)
82845GX 制造商:INTEL 制造商全稱:Intel Corporation 功能描述:Intel 82845G/82845GL/82845GV Graphics and Memory Controller Hub (GMCH)
82845MP 制造商:INTEL 制造商全稱:Intel Corporation 功能描述:Intel 845 Family Chipset-Mobile 82845MP/82845MZ Chipset Memory Controller Hub Mobile (MCH-M)
82845MX 制造商:INTEL 制造商全稱:Intel Corporation 功能描述:Intel 845 Family Chipset-Mobile 82845MP/82845MZ Chipset Memory Controller Hub Mobile (MCH-M)
82845MZ 制造商:INTEL 制造商全稱:Intel Corporation 功能描述:Intel 845 Family Chipset-Mobile 82845MP/82845MZ Chipset Memory Controller Hub Mobile (MCH-M)
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