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參數(shù)資料
| 型號： | 9S12DJ64-ZIP_PART2 |
| 英文描述： | MC9S12DJ64 Users Guides. zip format. part 2 |
| 中文描述： | MC9S12DJ64用戶指南。 zip格式。第2部分 |
| 文件頁數(shù)： | 72/126頁 |
| 文件大?。?/td> | 1809K |
| 代理商： | 9S12DJ64-ZIP_PART2 |
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MC9S12DJ64 Device User Guide — V01.17
72
5.3 Effects of Reset
When a reset occurs, MCU registers and control bits are changed to known start-up states. Refer to the
respective module Block User Guides for register reset states.
5.3.1 I/O pins
Refer to the HCS12 Multiplexed External Bus Interface (MEBI) Block Guide for mode dependent pin
configuration of port A, B, E and K out of reset.
Refer to the PIM Block User Guide for reset configurations of all peripheral module ports.
$FFCA, $FFCB
$FFC8, $FFC9
$FFC6, $FFC7
$FFC4, $FFC5
$FFC2, $FFC3
$FFC0, $FFC1
$FFBE, $FFBF
$FFBC, $FFBD
$FFBA, $FFBB
$FFB8, $FFB9
$FFB6, $FFB7
$FFB4, $FFB5
$FFB2, $FFB3
$FFB0, $FFB1
$FFAE, $FFAF
$FFAC, $FFAD
$FFAA, $FFAB
$FFA8, $FFA9
$FFA6, $FFA7
$FFA4, $FFA5
$FFA2, $FFA3
$FFA0, $FFA1
$FF9E, $FF9F
$FF9C, $FF9D
$FF9A, $FF9B
$FF98, $FF99
$FF96, $FF97
$FF94, $FF95
$FF92, $FF93
$FF90, $FF91
$FF8E, $FF8F
$FF8C, $FF8D
$FF80 to
$FF8B
Modulus Down Counter underflow
Pulse Accumulator B Overflow
CRG PLL lock
CRG Self Clock Mode
BDLC
IIC Bus
I-Bit
I-Bit
I-Bit
I-Bit
I-Bit
I-Bit
I-Bit
I-Bit
I-Bit
I-Bit
I-Bit
I-Bit
I-Bit
I-Bit
I-Bit
I-Bit
I-Bit
I-Bit
I-Bit
I-Bit
I-Bit
I-Bit
I-Bit
I-Bit
I-Bit
I-Bit
I-Bit
I-Bit
I-Bit
I-Bit
I-Bit
I-Bit
MCCTL (MCZI)
PBCTL (PBOVI)
CRGINT (LOCKIE)
CRGINT (SCMIE)
DLCBCR1 (IE)
IBCR (IBIE)
$CA
$C8
$C6
$C4
$C2
$C0
$BE
$BC
$BA
$B8
$B6
$B4
$B2
$B0
$AE
$AC
$AA
$A8
$A6
$A4
$A2
$A0
$9E
$9C
$9A
$98
$96
$94
$92
$90
$8E
$8C
Reserved
Reserved
EEPROM
FLASH
CAN0 wake-up
CAN0 errors
CAN0 receive
CAN0 transmit
ECNFG (CCIE, CBEIE)
FCNFG (CCIE, CBEIE)
CANRIER (WUPIE)
CANRIER (CSCIE, OVRIE)
CANRIER (RXFIE)
CANTIER (TXEIE2-TXEIE0)
Reserved
Reserved
Port P
PIEP (PIEP7-0)
PWMSDN (PWMIE)
PWM Emergency Shutdown
Reserved
相關PDF資料 |
PDF描述 |
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