參數(shù)資料
型號： 9S12DP512DGV1
英文描述： 9S12Dx512 Device Guide
中文描述： 9S12Dx512設(shè)備指南
文件頁數(shù)： 113/126頁
文件大?。?/td> 1809K
代理商： 9S12DP512DGV1
MC9S12DJ64 Device User Guide — V01.17
113
A.7 SPI
A.7.1 Master Mode
Figure A-5
and
Figure A-6
illustrate the master mode timing. Timing values are shown in
Table A-18
.
SS
1
(OUTPUT)
Figure A-5 SPI Master Timing (CPHA = 0)
SCK
(OUTPUT)
SCK
(OUTPUT)
MISO
(INPUT)
MOSI
(OUTPUT)
1
9
5
6
MSB IN
2
BIT 6 . . . 1
LSB IN
MSB OUT
2
LSB OUT
BIT 6 . . . 1
10
4
4
2
9
(CPOL
=
0)
(CPOL
=
1)
3
11
12
1. If configured as output.
2. LSBF = 0. For LSBF = 1, bit order is LSB, bit 1, ..., bit 6, MSB.
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