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參數(shù)資料
| 型號： | A3P1000-1PQ208IPQ208 |
| 元件分類： | FPGA |
| 英文描述： | FPGA, 1000000 GATES, PQFP208 |
| 封裝： | 0.50 MM PITCH, PLASTIC, QFP-208 |
| 文件頁數(shù)： | 150/608頁 |
| 文件大?。?/td> | 20486K |
| 代理商： | A3P1000-1PQ208IPQ208 |
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Global Resources in Actel Low-Power Flash Devices
v1.1
3 - 3
VersaNet Global Network Distribution
One of the architectural benefits of low-power flash architecture is the set of powerful, low-delay
VersaNet global networks that can access the VersaTiles, SRAM, and I/O tiles of the device. Each
device offers a chip global network with six global lines that are distributed from the center of the
FPGA array. In addition, each device, (except the 15 k and 30 k gate device), has four quadrant
global networks, each with three regional global line resources. These quadrant global networks
can only drive a signal inside their own quadrant. Each core VersaTile has access to nine global line
resources—three quadrant and six chip-wide (main) global networks—and a total of 18 globals are
available on the device (3 × 4 regional from each quadrant and 6 global).
Figure 3-1 shows simplified device architecture, and Figure 3-2 on page 3-4 shows an overview of
the VersaNet global networks.
The VersaNet global networks are segmented and consist of VersaNet global networks, spines,
global ribs, and global multiplexers (MUXes), as shown in Figure 3-1. The global networks are
driven from the global rib at the center of the die or quadrant global networks at the north or
south side of the die. The global network uses the MUX trees to access the spine, and the spine uses
the clock ribs to access the VersaTile. Access is available to the chip or quadrant global networks
and the spines through the global MUXes. Access to the spine using the global MUXes is explained
These VersaNet global networks offer fast, low-skew routing resources for high-fanout nets,
including clock signals. In addition, these highly segmented global networks offer users the
flexibility to create low-skew local networks using spines for up to 252 internal/external clocks or
other high-fanout nets in low-power flash devices. Optimal usage of these low-skew networks can
result in significant improvement in design performance.
Note: Not applicable to 15 k and 30 k gate devices
Figure 3-1 Overview of VersaNet Global Network and Device Architecture
Pad Ring
Pa
d
Rin
g
I/O
Rin
g
I/ORin
g
Chip (main)
Global Pads
Global
Pads
High-Performance
Global Network
Global Spine
Global Ribs
Scope of Spine
(shaded area
plus local RAMs
and I/Os)
Spine-Selection
MUX
Embedded
RAM Blocks
Logic Tiles
Top Spine
Bottom Spine
T1
B1
T2
B2
T3
B3
Quadrant Global Pads
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PDF描述 |
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