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參數(shù)資料
| 型號(hào)： | A3P1000-1PQ208IPQ208 |
| 元件分類： | FPGA |
| 英文描述： | FPGA, 1000000 GATES, PQFP208 |
| 封裝： | 0.50 MM PITCH, PLASTIC, QFP-208 |
| 文件頁(yè)數(shù)： | 550/608頁(yè) |
| 文件大小： | 20486K |
| 代理商： | A3P1000-1PQ208IPQ208 |
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ProASIC3/E SSO and Pin Placement Guidelines
21- 2
v1.0
SSO Effect on Power and Ground for Quiet Outputs
If SSOs toggle in one direction (either HIGH to LOW or LOW to HIGH), a significant amount of
current quickly begins to flow to the ground or VCCI pins. This current is the sum of the
simultaneous sink or source currents of the CMOS output buffers. The quick jump in current causes
a voltage drop on the parasitic inductance between the board and die VCCI and ground
(V = L × di/dt). For more information about the ground and VCCI bounce phenomenon, refer to the
may cause the signals on quiet outputs (measured with respect to the fluctuating VCCI and ground)
to be misinterpreted as unwanted logic glitches.
SSO Effect on Inputs
SSOs may also affect quiet inputs due to the mutual inductance and capacitance on the package in
addition to possible crosstalk of signal traces on the board. SSOs can cause logic glitches on any
quiet inputs they surround. The unwanted glitches may cause functional failures if they are
propagated through the input buffer. In SSO characterization of ProASIC3/E devices, glitches are
considered errors if they cause internal latches in the design to trigger.
SSO Effect on Output Delay (push-out)
As the speed and I/O slew rate of digital ICs increase, effects of ground and VCCI bounce start to
surface in digital system designs. One of these effects is output delay or push-out. The ground
bounce and VCCI dip induced by SSO transitions creates a temporary collapse of internal VCCI and/or
GND supply levels in the output buffers. This change in supply level increases the output buffer
propagation delay time. It is important to note that push-out occurs on the SSO bus itself as well as
on the victim outputs. Multiple factors, such as SSO bus frequency, drive strength, and slew rate,
contribute to push-out. These factors can be adjusted to mitigate the push-out phenomenon. If the
clock-to-out time of the victim output is important, the push-out delay should be considered in the
timing budget of the design.
SSO Effect on Minimum Input Slew Rate (input maximum rise/fall time)
If the SSOs surrounding an input exceed the Actel recommendation, the minimum slew rate
requirement for that input may be affected. The minimum input slew rate is the slowest signal
transition time (from 0 to 1 or vice versa) at the input that does not cause unwanted logic glitches
during signal transition. Figure 21-2 on page 21-3 illustrates the unwanted logic glitches with slow
transition times. As shown, the logic glitch due to the slow input transition time may cause logic
malfunction at edge-sensitive inputs (i.e., clock signals). If the sensitive inputs are affected by the
SSO bus, the input minimum slew rate (maximum rise and fall time) should be reduced from what is
listed in the device datasheet. Usually, synchronous, level-sensitive inputs are not prone to
malfunction due to this phenomenon because their logic value is important only when sampled by
a clock.
Figure 21-1 Basic Block Diagram of Quiet I/O Surrounded by SSO Bus
SSO Bus
Quiet I/O
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