2-48 Revision 11 Timing Characteristics Figure 2-18 Output DDR Timing Diagram 11 6 1" />
參數資料
型號： A3PN030-Z2QNG68
廠商： Microsemi SoC
文件頁數： 74/114頁
文件大?。?/td> 0K
描述： IC FPGA NANO 30K GATES 68-QFN
標準包裝： 260
系列： ProASIC3 nano
輸入/輸出數： 49
門數： 30000
電源電壓： 1.425 V ~ 1.575 V
安裝類型： 表面貼裝
工作溫度： 0°C ~ 70°C
封裝/外殼： 68-VFQFN 裸露焊盤
供應商設備封裝： 68-QFN（8x8）
ProASIC3 nano DC and Switching Characteristics
2-48
Revision 11
Timing Characteristics
Figure 2-18 Output DDR Timing Diagram
11
6
1
7
2
8
3
910
45
28
3
9
tDDROREMCLR
tDDROHD1
tDDROREMCLR
tDDROHD2
tDDROSUD2
tDDROCLKQ
tDDRORECCLR
CLK
Data_R
Data_F
CLR
Out
tDDROCLR2Q
710
4
Table 2-64 Output DDR Propagation Delays
Commercial-Case Conditions: TJ = 70°C, Worst-Case VCC = 1.425 V
Parameter
Description
–2
–1
Std.
Units
tDDROCLKQ
Clock-to-Out of DDR for Output DDR
0.70
0.80
0.94
ns
tDDROSUD1
Data_F Data Setup for Output DDR
0.38
0.43
0.51
ns
tDDROSUD2
Data_R Data Setup for Output DDR
0.38
0.43
0.51
ns
tDDROHD1
Data_F Data Hold for Output DDR
0.00
ns
tDDROHD2
Data_R Data Hold for Output DDR
0.00
ns
tDDROCLR2Q
Asynchronous Clear-to-Out for Output DDR
0.80
0.91
1.07
ns
tDDROREMCLR
Asynchronous Clear Removal Time for Output DDR
0.00
ns
tDDRORECCLR
Asynchronous Clear Recovery Time for Output DDR
0.22
0.25
0.30
ns
tDDROWCLR1
Asynchronous Clear Minimum Pulse Width for Output DDR
0.22
0.25
0.30
ns
tDDROCKMPWH
Clock Minimum Pulse Width HIGH for the Output DDR
0.36
0.41
0.48
ns
tDDROCKMPWL
Clock Minimum Pulse Width LOW for the Output DDR
0.32
0.37
0.43
ns
FDDOMAX
Maximum Frequency for the Output DDR
350.00 350.00 350.00 MHz
Note: For specific junction temperature and voltage supply levels, refer to Table 2-6 on page 2-5 for derating values.
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PDF描述
A3PN030-ZVQ100 IC FPGA NANO 30K GATES 100-VQFP
A3PN030-ZVQG100 IC FPGA NANO 30K GATES 100-VQFP
AGL030V5-QNG68 IC FPGA 1KB FLASH 30K 68-QFN
AMM22DTKH CONN EDGECARD 44POS DIP .156 SLD
AMM22DTKD CONN EDGECARD 44POS DIP .156 SLD
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參數描述
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