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參數(shù)資料
| 型號(hào)： | A42MX16-2PQ160I |
| 英文描述： | Field Programmable Gate Array (FPGA) |
| 中文描述： | 現(xiàn)場可編程門陣列（FPGA） |
| 文件頁數(shù)： | 48/116頁 |
| 文件大?。?/td> | 3110K |
| 代理商： | A42MX16-2PQ160I |
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40MX and 42MX FPGA Families
48
v5.0
A42MX09 Timing Characteristics (Nominal 5.0V Operation)
(continued)
(Worst-Case Commercial Conditions, V
CC
= 4.75V, T
J
= 70
°
C)
‘–
3
’
Speed
‘–
2
’
Speed
‘–
1
’
Speed
‘
Std
’
Speed
‘–
F
’
Speed
Parameter Description
Min.
Max.
Min.
Max.
Min.
Max.
Min.
Max.
Min.
Max.
Units
TTL Output Module Timing
1
t
DLH
Data-to-Pad HIGH
2.5
2.7
3.1
3.6
5.1
ns
t
DHL
Data-to-Pad LOW
2.9
3.2
3.6
4.3
6.0
ns
t
ENZH
Enable Pad Z to HIGH
2.6
2.9
3.3
3.9
5.5
ns
t
ENZL
Enable Pad Z to LOW
2.9
3.2
3.7
4.3
6.1
ns
t
ENHZ
Enable Pad HIGH to Z
4.9
5.4
6.2
7.3
10.2
ns
t
ENLZ
Enable Pad LOW to Z
5.3
5.9
6.7
7.9
11.1
ns
t
GLH
G-to-Pad HIGH
2.6
2.9
3.3
3.8
5.3
ns
t
GHL
G-to-Pad LOW
2.6
2.9
3.3
3.8
5.3
ns
t
LSU
I/O Latch Set-Up
0.5
0.5
0.6
0.7
1.0
ns
t
LH
I/O Latch Hold
0.0
0.0
0.0
0.0
0.0
ns
t
LCO
I/O Latch Clock-to-Out (Pad-to-Pad),
64 Clock Loading
5.2
5.8
6.6
7.7
10.8
ns
t
ACO
Array Clock-to-Out (Pad-to-Pad),
64 Clock Loading
7.4
8.2
9.3
10.9
15.3
ns
d
TLH2
d
THL2
CMOS Output Module Timing
1
Capacity Loading, LOW to HIGH
0.03
0.03
0.03
0.04
0.06
ns/pF
Capacity Loading, HIGH to LOW
0.04
0.04
0.04
0.05
0.07
ns/pF
t
DLH
Data-to-Pad HIGH
2.4
2.7
3.1
3.6
5.1
ns
t
DHL
Data-to-Pad LOW
2.9
3.2
3.6
4.3
6.0
ns
t
ENZH
Enable Pad Z to HIGH
2.7
2.9
3.3
3.9
5.5
ns
t
ENZL
Enable Pad Z to LOW
2.9
3.2
3.7
4.3
6.1
ns
t
ENHZ
Enable Pad HIGH to Z
4.9
5.4
6.2
7.3
10.2
ns
t
ENLZ
Enable Pad LOW to Z
5.3
5.9
6.7
7.9
11.1
ns
t
GLH
G-to-Pad HIGH
4.2
4.6
5.2
6.1
8.6
ns
t
GHL
G-to-Pad LOW
4.2
4.6
5.2
6.1
8.6
ns
t
LSU
I/O Latch Set-Up
0.5
0.5
0.6
0.7
1.0
ns
t
LH
I/O Latch Hold
0.0
0.0
0.0
0.0
0.0
ns
t
LCO
I/O Latch Clock-to-Out (Pad-to-Pad),
64 Clock Loading
5.2
5.8
6.6
7.7
10.8
ns
t
ACO
Array Clock-to-Out (Pad-to-Pad),
64 Clock Loading
7.4
8.2
9.3
10.9
15.3
ns
d
TLH2
d
THL2
Notes:
1.
2.
Capacity Loading, LOW to HIGH
0.03
0.03
0.03
0.04
0.06
ns/pF
Capacity Loading, HIGH to LOW
0.04
0.04
0.04
0.05
0.07
ns/pF
Delays based on 35 pF loading.
Slew rates measured from 10% to 90% V
CCI
.
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| A42MX16-2PQ160M | Field Programmable Gate Array (FPGA) |
| A42MX16-FPQ160 | Field Programmable Gate Array (FPGA) |
| A42MX16-FPQ160I | Field Programmable Gate Array (FPGA) |
| A42MX16-FPQ160M | Field Programmable Gate Array (FPGA) |
| A42MX16-FPQ208 | Field Programmable Gate Array (FPGA) |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| A42MX16-2PQ160M | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:Field Programmable Gate Array (FPGA) |
| A42MX16-2PQ208 | 功能描述:IC FPGA MX SGL CHIP 24K 208-PQFP RoHS:否 類別:集成電路 (IC) >> 嵌入式 - FPGA（現(xiàn)場可編程門陣列） 系列:MX 標(biāo)準(zhǔn)包裝:40 系列:SX-A LAB/CLB數(shù):6036 邏輯元件/單元數(shù):- RAM 位總計(jì):- 輸入/輸出數(shù):360 門數(shù):108000 電源電壓:2.25 V ~ 5.25 V 安裝類型:表面貼裝 工作溫度:0°C ~ 70°C 封裝/外殼:484-BGA 供應(yīng)商設(shè)備封裝:484-FPBGA（27X27） |
| A42MX16-2PQ208I | 功能描述:IC FPGA MX SGL CHIP 24K 208-PQFP RoHS:否 類別:集成電路 (IC) >> 嵌入式 - FPGA（現(xiàn)場可編程門陣列） 系列:MX 標(biāo)準(zhǔn)包裝:40 系列:SX-A LAB/CLB數(shù):6036 邏輯元件/單元數(shù):- RAM 位總計(jì):- 輸入/輸出數(shù):360 門數(shù):108000 電源電壓:2.25 V ~ 5.25 V 安裝類型:表面貼裝 工作溫度:0°C ~ 70°C 封裝/外殼:484-BGA 供應(yīng)商設(shè)備封裝:484-FPBGA（27X27） |
| A42MX16-2PQ208M | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:Field Programmable Gate Array (FPGA) |
| A42MX16-2PQG100 | 功能描述:IC FPGA MX SGL CHIP 24K 100-PQFP RoHS:是 類別:集成電路 (IC) >> 嵌入式 - FPGA（現(xiàn)場可編程門陣列） 系列:MX 標(biāo)準(zhǔn)包裝:40 系列:SX-A LAB/CLB數(shù):6036 邏輯元件/單元數(shù):- RAM 位總計(jì):- 輸入/輸出數(shù):360 門數(shù):108000 電源電壓:2.25 V ~ 5.25 V 安裝類型:表面貼裝 工作溫度:0°C ~ 70°C 封裝/外殼:484-BGA 供應(yīng)商設(shè)備封裝:484-FPBGA（27X27） |
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