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參數(shù)資料
| 型號(hào)： | A42MX24-3PL84M |
| 英文描述： | Field Programmable Gate Array (FPGA) |
| 中文描述： | 現(xiàn)場(chǎng)可編程門陣列（FPGA） |
| 文件頁數(shù)： | 73/116頁 |
| 文件大?。?/td> | 3110K |
| 代理商： | A42MX24-3PL84M |
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v5.0
73
40MX and 42MX FPGA Families
A42MX36 Timing Characteristics (Nominal 5.0V Operation)
(continued)
(Worst-Case Military Conditions, V
CC
= 4.5V, T
J
= 125
°
C)
Logic Module Timing
‘–
2
’
Speed
‘–
1
’
Speed
‘
Std
’
Speed
‘–
F
’
Speed
Parameter
Description
Min.
Max.
Min.
Max.
Min.
Max.
Min.
Max.
Units
Synchronous SRAM Operations
t
RC
Read Cycle Time
7.5
8.5
10.0
14.0
ns
t
WC
Write Cycle Time
7.5
8.5
10.0
14.0
ns
t
RCKHL
Clock HIGH/LOW Time
3.8
4.3
5.0
7.0
ns
t
RCO
Data Valid After Clock HIGH/LOW
3.8
4.3
5.0
7.0
ns
t
ADSU
Address/Data Set-Up Time
1.8
2.0
2.4
3.4
ns
t
ADH
Address/Data Hold Time
0.0
0.0
0.0
0.0
ns
t
RENSU
Read Enable Set-Up
0.7
0.8
0.9
1.3
ns
t
RENH
Read Enable Hold
3.8
4.3
5.0
7.0
ns
t
WENSU
Write Enable Set-Up
3.0
3.4
4.0
5.6
ns
t
WENH
Write Enable Hold
0.0
0.0
0.0
0.0
ns
t
BENS
Block Enable Set-Up
3.1
3.5
4.1
5.7
ns
t
BENH
Block Enable Hold
0.0
0.0
0.0
0.0
ns
Asynchronous SRAM Operations
t
RPD
Asynchronous Access Time
9.0
10.2
12.0
16.8
ns
t
RDADV
Read Address Valid
9.8
11.1
13.0
18.2
ns
t
ADSU
Address/Data Set-Up Time
1.8
2.1
2.4
3.4
ns
t
ADH
Address/Data Hold Time
0.0
0.0
0.0
0.0
ns
t
RENSUA
Read Enable Set-Up to Address Valid
0.7
0.8
0.9
1.3
ns
t
RENHA
Read Enable Hold
3.8
4.3
5.0
7.0
ns
t
WENSU
Write Enable Set-Up
3.0
3.4
4.0
5.6
ns
t
WENH
Write Enable Hold
0.0
0.0
0.0
0.0
ns
t
DOH
Data Out Hold Time
1.4
1.5
1.8
2.5
ns
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PDF描述 |
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參數(shù)描述 |
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