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參數(shù)資料
| 型號： | A42MX24-3PQ160 |
| 英文描述： | Field Programmable Gate Array (FPGA) |
| 中文描述： | 現(xiàn)場可編程門陣列（FPGA） |
| 文件頁數(shù)： | 51/116頁 |
| 文件大小： | 3110K |
| 代理商： | A42MX24-3PQ160 |
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v5.0
51
40MX and 42MX FPGA Families
A42MX09 Timing Characteristics (Nominal 3.3V Operation)
(continued)
(Worst-Case Commercial Conditions, V
CC
= 3.0V, T
J
= 70
°
C)
‘–
3
’
Speed
‘–
2
’
Speed
‘–
1
’
Speed
‘
Std
’
Speed
‘–
F
’
Speed
Parameter Description
Min.
Max.
Min.
Max.
Min.
Max.
Min.
Max.
Min.
Max.
Units
TTL Output Module Timing
1
t
DLH
Data-to-Pad HIGH
3.4
3.8
4.3
5.1
7.1
ns
t
DHL
Data-to-Pad LOW
4.0
4.5
5.1
6.1
8.3
ns
t
ENZH
Enable Pad Z to HIGH
3.7
4.1
4.6
5.5
7.6
ns
t
ENZL
Enable Pad Z to LOW
4.1
4.5
5.1
6.1
8.5
ns
t
ENHZ
Enable Pad HIGH to Z
6.9
7.6
8.6
10.2
14.2
ns
t
ENLZ
Enable Pad LOW to Z
7.5
8.3
9.4
11.1
15.5
ns
t
GLH
G-to-Pad HIGH
5.8
6.5
7.3
8.6
12.0
ns
t
GHL
G-to-Pad LOW
5.8
6.5
7.3
8.6
12.0
ns
t
LSU
I/O Latch Set-Up
0.7
0.8
0.9
1.0
1.4
ns
t
LH
I/O Latch Hold
0.0
0.0
0.0
0.0
0.0
ns
t
LCO
I/O Latch Clock-to-Out (Pad-to-Pad),
64 Clock Loading
8.7
9.7
10.9
12.9
18.0
ns
t
ACO
Array Clock-to-Out (Pad-to-Pad),
64 Clock Loading
12.2
13.5
15.4
18.1
25.3
ns
d
TLH2
d
THL2
CMOS Output Module Timing
1
Capacity Loading, LOW to HIGH
0.00
0.00
0.00
0.10
0.01
ns/pF
Capacity Loading, HIGH to LOW
0.09
0.10
0.10
0.10
0.10
ns/pF
t
DLH
Data-to-Pad HIGH
3.4
3.8
5.5
6.4
9.0
ns
t
DHL
Data-to-Pad LOW
4.1
4.5
4.2
5.0
7.0
ns
t
ENZH
Enable Pad Z to HIGH
3.7
4.1
4.6
5.5
7.6
ns
t
ENZL
Enable Pad Z to LOW
4.1
4.5
5.1
6.1
8.5
ns
t
ENHZ
Enable Pad HIGH to Z
6.9
7.6
8.6
10.2
14.2
ns
t
ENLZ
Enable Pad LOW to Z
7.5
8.3
9.4
11.1
15.5
ns
t
GLH
G-to-Pad HIGH
5.8
6.5
7.3
8.6
12.0
ns
t
GHL
G-to-Pad LOW
5.8
6.5
7.3
8.6
12.0
ns
t
LSU
I/O Latch Set-Up
0.7
0.8
0.9
1.0
1.4
ns
t
LH
I/O Latch Hold
0.0
0.0
0.0
0.0
0.0
ns
t
LCO
I/O Latch Clock-to-Out (Pad-to-Pad),
64 Clock Loading
8.7
9.7
10.9
12.9
18.0
ns
t
ACO
Array Clock-to-Out (Pad-to-Pad),
64 Clock Loading
12.2
13.5
15.4
18.1
25.3
ns
d
TLH
Capacity Loading, LOW to HIGH
0.04
0.04
0.05
0.06
0.08
ns/pF
d
THL
Notes:
1.
2.
Capacity Loading, HIGH to LOW
0.05
0.05
0.06
0.07
0.10
ns/pF
Delays based on 35 pF loading.
Slew rates measured from 10% to 90% V
CCI
.
相關PDF資料 |
PDF描述 |
|---|---|
| A42MX24-3PQ160I | Field Programmable Gate Array (FPGA) |
| A42MX24-3PQ160M | Field Programmable Gate Array (FPGA) |
| A42MX24-3PQ208 | Field Programmable Gate Array (FPGA) |
| A42MX24-3PQ208I | Field Programmable Gate Array (FPGA) |
| A42MX24-3PQ208M | Field Programmable Gate Array (FPGA) |
相關代理商/技術參數(shù) |
參數(shù)描述 |
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| A42MX24-3PQ208 | 功能描述:IC FPGA MX SGL CHIP 36K 208-PQFP RoHS:否 類別:集成電路 (IC) >> 嵌入式 - FPGA（現(xiàn)場可編程門陣列） 系列:MX 產品培訓模塊:Three Reasons to Use FPGA's in Industrial Designs Cyclone IV FPGA Family Overview 特色產品:Cyclone? IV FPGAs 標準包裝:60 系列:CYCLONE® IV GX LAB/CLB數(shù):9360 邏輯元件/單元數(shù):149760 RAM 位總計:6635520 輸入/輸出數(shù):270 門數(shù):- 電源電壓:1.16 V ~ 1.24 V 安裝類型:表面貼裝 工作溫度:0°C ~ 85°C 封裝/外殼:484-BGA 供應商設備封裝:484-FBGA（23x23） |
| A42MX24-3PQ208I | 功能描述:IC FPGA MX SGL CHIP 36K 208-PQFP RoHS:否 類別:集成電路 (IC) >> 嵌入式 - FPGA（現(xiàn)場可編程門陣列） 系列:MX 產品培訓模塊:Three Reasons to Use FPGA's in Industrial Designs Cyclone IV FPGA Family Overview 特色產品:Cyclone? IV FPGAs 標準包裝:60 系列:CYCLONE® IV GX LAB/CLB數(shù):9360 邏輯元件/單元數(shù):149760 RAM 位總計:6635520 輸入/輸出數(shù):270 門數(shù):- 電源電壓:1.16 V ~ 1.24 V 安裝類型:表面貼裝 工作溫度:0°C ~ 85°C 封裝/外殼:484-BGA 供應商設備封裝:484-FBGA（23x23） |
| A42MX24-3PQ208IPM79 | 制造商:Microsemi Corporation 功能描述:FPGA 36K GATES 912 CELLS 0.45UM 3.3V/5V 208PQFP - Trays |
| A42MX24-3PQG160 | 功能描述:IC FPGA MX SGL CHIP 36K 160-PQFP RoHS:是 類別:集成電路 (IC) >> 嵌入式 - FPGA（現(xiàn)場可編程門陣列） 系列:MX 產品培訓模塊:Three Reasons to Use FPGA's in Industrial Designs Cyclone IV FPGA Family Overview 特色產品:Cyclone? IV FPGAs 標準包裝:60 系列:CYCLONE® IV GX LAB/CLB數(shù):9360 邏輯元件/單元數(shù):149760 RAM 位總計:6635520 輸入/輸出數(shù):270 門數(shù):- 電源電壓:1.16 V ~ 1.24 V 安裝類型:表面貼裝 工作溫度:0°C ~ 85°C 封裝/外殼:484-BGA 供應商設備封裝:484-FBGA（23x23） |
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