Table 2-37 A54SX72A Timing Characteristics (Worst-Case Commercial Conditions V
參數(shù)資料
型號(hào)： A54SX08A-TQG144I
廠(chǎng)商： Microsemi SoC
文件頁(yè)數(shù)： 72/108頁(yè)
文件大?。?/td> 0K
描述： IC FPGA SX 12K GATES 144-TQFP
標(biāo)準(zhǔn)包裝： 60
系列： SX-A
LAB/CLB數(shù)： 768
輸入/輸出數(shù)： 113
門(mén)數(shù)： 12000
電源電壓： 2.25 V ~ 5.25 V
安裝類(lèi)型： 表面貼裝
工作溫度： -40°C ~ 85°C
封裝/外殼： 144-LQFP
供應(yīng)商設(shè)備封裝： 144-TQFP（20x20）
SX-A Family FPGAs
2- 46
v5.3
Table 2-37 A54SX72A Timing Characteristics
(Worst-Case Commercial Conditions VCCA = 2.25 V, VCCI = 3.0 V, TJ = 70°C)
Parameter
Description
–3 Speed*
–2 Speed
–1 Speed
Std. Speed
–F Speed
Units
Min. Max. Min. Max. Min. Max. Min. Max. Min. Max.
Dedicated (Hardwired) Array Clock Networks
tHCKH
Input Low to High
(Pad to R-cell Input)
1.6
1.9
2.1
2.5
3.8
ns
tHCKL
Input High to Low
(Pad to R-cell Input)
1.7
1.9
2.1
2.5
3.8
ns
tHPWH
Minimum Pulse Width High
1.5
1.7
2.0
2.3
3.2
ns
tHPWL
Minimum Pulse Width Low
1.5
1.7
2.0
2.3
3.2
ns
tHCKSW
Maximum Skew
1.4
1.6
1.8
2.1
3.3
ns
tHP
Minimum Period
3.0
3.4
4.0
4.6
6.4
ns
fHMAX
Maximum Frequency
333
294
250
217
156
MHz
Routed Array Clock Networks
tRCKH
Input Low to High (Light Load)
(Pad to R-cell Input)
2.2
2.6
2.9
3.4
4.8
ns
tRCKL
Input High to Low (Light Load)
(Pad to R-cell Input)
2.8
3.3
3.7
4.3
6.0
ns
tRCKH
Input Low to High (50% Load)
(Pad to R-cell Input)
2.4
2.8
3.2
3.7
5.2
ns
tRCKL
Input High to Low (50% Load)
(Pad to R-cell Input)
2.9
3.4
3.8
4.5
6.2
ns
tRCKH
Input Low to High (100% Load)
(Pad to R-cell Input)
2.6
3.0
3.4
4.0
5.6
ns
tRCKL
Input High to Low (100% Load)
(Pad to R-cell Input)
3.1
3.6
4.1
4.8
6.7
ns
tRPWH
Minimum Pulse Width High
1.5
1.7
2.0
2.3
3.2
ns
tRPWL
Minimum Pulse Width Low
1.5
1.7
2.0
2.3
3.2
ns
tRCKSW
Maximum Skew (Light Load)
1.9
2.2
2.5
3
4.1
ns
tRCKSW
Maximum Skew (50% Load)
1.9
2.1
2.4
2.8
3.9
ns
tRCKSW
Maximum Skew (100% Load)
1.9
2.1
2.4
2.8
3.9
ns
Quadrant Array Clock Networks
tQCKH
Input Low to High (Light Load)
(Pad to R-cell Input)
1.3
1.5
1.7
1.9
2.7
ns
tQCHKL
Input High to Low (Light Load)
(Pad to R-cell Input)
1.3
1.5
1.7
2
2.8
ns
tQCKH
Input Low to High (50% Load)
(Pad to R-cell Input)
1.5
1.7
1.9
2.2
3.1
ns
tQCHKL
Input High to Low (50% Load)
(Pad to R-cell Input)
1.5
1.8
2
2.3
3.2
ns
Note: *All –3 speed grades have been discontinued.
相關(guān)PDF資料
PDF描述
A54SX08A-1TQG144 IC FPGA SX 12K GATES 144-TQFP
HMM44DRYS CONN EDGECARD 88POS DIP .156 SLD
ASM10DRES CONN EDGECARD 20POS .156 EYELET
RSC49DRYS-S734 CONN EDGECARD 98POS DIP .100 SLD
RMC49DRYS-S734 CONN EDGECARD 98POS DIP .100 SLD
相關(guān)代理商/技術(shù)參數(shù)
參數(shù)描述
A54SX08A-TQG208 制造商:ACTEL 制造商全稱(chēng):Actel Corporation 功能描述:SX-A Family FPGAs
A54SX08A-TQG208A 制造商:ACTEL 制造商全稱(chēng):Actel Corporation 功能描述:SX-A Automotive Family FPGAs
A54SX08A-TQG208B 制造商:ACTEL 制造商全稱(chēng):Actel Corporation 功能描述:SX-A Family FPGAs
A54SX08A-TQG208I 制造商:ACTEL 制造商全稱(chēng):Actel Corporation 功能描述:SX-A Family FPGAs
A54SX08A-TQG208M 制造商:ACTEL 制造商全稱(chēng):Actel Corporation 功能描述:SX-A Family FPGAs
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