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參數(shù)資料
| 型號： | A54SX32-2BG329I |
| 英文描述： | Field Programmable Gate Array (FPGA) |
| 中文描述： | 現(xiàn)場可編程門陣列（FPGA） |
| 文件頁數(shù)： | 25/36頁 |
| 文件大?。?/td> | 833K |
| 代理商： | A54SX32-2BG329I |
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v2.0
25
54SX Family FPGAs RadTolerant and HiRel
RT54SX32 Timing Characteristics
(continued)
(Worst-Case Military Conditions, V
CCR
= 4.75V, V
CCA,
V
CCI
= 3.0V, T
J
= 125
°
C)
I/O Module
–
TTL Output Timing
1
‘–
1
’
Speed
‘
Std
’
Speed
Parameter
Description
Min.
Max.
Min.
Max.
Units
t
DLH
t
DHL
t
ENZL
t
ENZH
t
ENLZ
t
ENHZ
d
TLH
d
THL
Data-to-Pad LOW to HIGH
5.1
6.0
ns
Data-to-Pad HIGH to LOW
5.1
6.0
ns
Enable-to-Pad, Z to L
4.2
5.1
ns
Enable-to-Pad, Z to H
5.1
6.0
ns
Enable-to-Pad, L to Z
8.1
9.4
ns
Enable-to-Pad, H to Z
4.0
4.7
ns
Delta LOW to HIGH
0.09
0.11
ns/pF
Delta HIGH to LOW
0.09
0.15
ns/pF
Dedicated (Hard-Wired) Array Clock Network
t
HCKH
Input LOW to HIGH
(Pad to R-Cell Input)
3.1
3.6
ns
t
HCKL
Input HIGH to LOW
(Pad to R-Cell Input)
3.5
4.0
ns
t
HPWH
t
HPWL
t
HCKSW
t
HP
f
HMAX
Minimum Pulse Width HIGH
3.8
4.4
ns
Minimum Pulse Width LOW
3.8
4.4
ns
Maximum Skew
0.8
0.8
ns
Minimum Period
7.6
8.9
ns
Maximum Frequency
130
110
MHz
Routed Array Clock Networks
t
RCKH
Input LOW to HIGH (Light Load)
(Pad to R-Cell Input)
4.4
5.3
ns
t
RCKL
Input HIGH to LOW (Light Load)
(Pad to R-Cell Input)
4.9
5.6
ns
t
RCKH
Input LOW to HIGH (50% Load)
(Pad to R-Cell Input)
5.3
6.0
ns
t
RCKL
Input HIGH to LOW (50% Load)
(Pad to R-Cell Input)
5.3
6.3
ns
t
RCKH
Input LOW to HIGH (100% Load)
(Pad to R-Cell Input)
5.1
6.0
ns
t
RCKL
Input HIGH to LOW (100% Load)
(Pad to R-Cell Input)
5.3
6.3
ns
t
RPWH
t
RPWL
t
RCKSW
t
RCKSW
t
RCKSW
Note:
1.
Min. Pulse Width HIGH
5.6
6.7
ns
Min. Pulse Width LOW
5.6
6.7
ns
Maximum Skew (Light Load)
1.1
1.5
ns
Maximum Skew (50% Load)
1.5
1.7
ns
Maximum Skew (100% Load)
1.5
1.7
ns
Delays based on 35pF loading, except t
ENZL
and t
ENZH
. For t
ENZL
and t
ENZH
the loading is 5 pF.
相關PDF資料 |
PDF描述 |
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