REFCLK-to-PLL con" />
參數(shù)資料
型號(hào)： AD9148-EBZ
廠商： Analog Devices Inc
文件頁(yè)數(shù)： 22/72頁(yè)
文件大?。?/td> 0K
描述： BOARD EVALUATION FOR AD9148
設(shè)計(jì)資源： AD9148-EBZ Schematic
AD9148-EBZ BOM
AD9148-EBZ Gerber Files
標(biāo)準(zhǔn)包裝： 1
系列： TxDAC+®
DAC 的數(shù)量： 4
位數(shù)： 16
采樣率（每秒）： 1G
數(shù)據(jù)接口： 串行，SPI?
設(shè)置時(shí)間： 20ns
DAC 型： 電流
工作溫度： -40°C ~ 85°C
已供物品： 板
已用 IC / 零件： AD9148
Data Sheet
AD9148
Rev. B | Page 29 of 72
Register Name
Addr
(Hex)
Bit
Name
Function
Default
PLL Control 2
0D
7:6
N2
REFCLK-to-PLL controller clock rate (fPC_CLK).
11
00 = 2.
01 = 4.
10 = 8.
11 = 16.
fPC_CLK must always be less than 50 MHz.
4
PLL cross
control enable
Enables PLL cross-point control.
3:2
N0
VCO-to-DACCLK divider.
001
00 = 1.
01 = 2.
10 = 4.
11 = 4.
1:0
N1
DACCLK-to-REFCLK divider.
01
00 = 2.
01 = 4.
10 = 8.
11 = 16.
PLL Status 0
0E
3:0
PLL control voltage
PLL VCO control voltage readback value.
Read-
only
PLL Status 1
0F
5:0
VCO band readback VCO band value.
Read-
only
Sync Control 0
10
7
Sync enable
Enables synchronization logic.
0
6
FIFO rate/data
rate toggle
Operates synchronization at the FIFO reset rate (0)/data rate (1).
0
3
Rising edge sync
Rising edge of CLK samples sync input (1), falling edge of
CLK samples sync input (0).
1
2:0
Sync averaging
Average sync input of number of samples.
000
000 = 1.
001 = 2.
010 = 4.
011 = 8.
100 = 16.
101 = 32.
110 = 64.
111 = 128.
相關(guān)PDF資料
PDF描述
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0982660828 CBL 13POS 0.5MM JMPR TYPE D 10"
HCM12DSEN-S243 CONN EDGECARD 24POS .156 EYELET
RBM12DCAD CONN EDGECARD 24POS R/A .156 SLD
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參數(shù)描述
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AD9152BCPZRL 功能描述:16 Bit Digital to Analog Converter 2 56-LFCSP-WQ (8x8) 制造商:analog devices inc. 系列:TxDAC+? 包裝:帶卷（TR） 零件狀態(tài):有效 位數(shù):16 數(shù)模轉(zhuǎn)換器數(shù):2 建立時(shí)間:- 輸出類(lèi)型:Current - Unbuffered 差分輸出:是 數(shù)據(jù)接口:JESD204B 參考類(lèi)型:內(nèi)部 電壓 - 電源，模擬:3.13 V ~ 3.47 V 電壓 - 電源，數(shù)字:1.14 V ~ 1.26 V INL/DNL（LSB）:±10，±5 架構(gòu):電流源 工作溫度:-40°C ~ 85°C 封裝/外殼:56-WFQFN 裸焊盤(pán)，CSP 供應(yīng)商器件封裝:56-LFCSP-WQ（8x8） 標(biāo)準(zhǔn)包裝:2,500
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