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參數資料
| 型號： | AD9251BCPZRL7-40 |
| 廠商： | Analog Devices Inc |
| 文件頁數： | 28/36頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC ADC 14BIT 40MSPS 64LFCSP |
| 標準包裝： | 750 |
| 位數： | 14 |
| 采樣率（每秒）： | 40M |
| 數據接口： | 串行，SPI? |
| 轉換器數目： | 2 |
| 功率耗散（最大）： | 105.5mW |
| 電壓電源： | 模擬和數字 |
| 工作溫度： | -40°C ~ 85°C |
| 安裝類型： | 表面貼裝 |
| 封裝/外殼： | 64-VFQFN 裸露焊盤，CSP |
| 供應商設備封裝： | 64-LFCSP-VQ（9x9） |
| 包裝： | 帶卷 (TR) |
| 輸入數目和類型： | 4 個單端，單極；2 個差分，單極 |
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AD9251
Rev. A | Page 34 of 36
Address
(Hex)
Register
Name
Bit 7
(MSB)
Bit 6
Bit 5
Bit 4
Bit 3
Bit 2
Bit 1
Bit 0
(LSB)
Default
Value
(Hex)
Comments
0x2A
Features
Open
OR OE
(local)
0x01
Disable the OR
pin for the
indexed
channel
0x2E
Output assign
Open
0 = ADC A
1 = ADC B
(local)
Ch A =
0x00
Ch B =
0x01
Assign an ADC
to an output
channel
Digital Feature Control
0x100
Sync control
(global)
Open
Clock
divider
next
sync
only
Clock
divider
sync
enable
Master
sync
enable
0x01
0x101
USR2
Enable
OEB
Pin 47
(local)
Open
Enable
GCLK
detect
Run
GCLK
Open
Disable
SDIO pull-
down
0x88
Enables
internal
oscillator for
clock rates <
5 MHz
MEMORY MAP REGISTER DESCRIPTIONS
For additional information about functions controlled in
Register 0x00 to Register 0xFF, see the AN-877 Application
Note, Interfacing to High Speed ADCs via SPI.
Sync Control (Register 0x100)
Bits[7:3]—Reserved
Bit 2—Clock Divider Next Sync Only
If the master sync enable bit (Address 0x100, Bit 0) and the
clock divider sync enable bit (Address 0x100, Bit 1) are high,
Bit 2 allows the clock divider to sync to the first sync pulse it
receives and to ignore the rest. The clock divider sync enable
bit (Address 0x100, Bit 1) resets after it syncs.
Bit 1—Clock Divider Sync Enable
Bit 1 gates the sync pulse to the clock divider. The sync signal
is enabled when Bit 1 and Bit 0 are high and the device is
operating in continuous sync mode as long as Bit 2 of the
sync control is low.
Bit 0—Master Sync Enable
Bit 0 must be high to enable any of the sync functions.
USR2 (Register 0x101)
Bit 7—Enable OEB Pin 47
Normally set high, this bit allows Pin 47 to function as the
output enable. If it is set low, it disables Pin 47.
Bit 3—Enable GCLK Detect
Normally set high, this bit enables a circuit that detects encode
rates below about 5 MSPS. When a low encode rate is detected,
an internal oscillator, GCLK, is enabled ensuring the proper
operation of several circuits. If set low, the detector is disabled.
Bit 2—Run GCLK
This bit enables the GCLK oscillator. For some applications
with encode rates below 10 MSPS, it may be preferable to set
this bit high to supersede the GCLK detector.
Bit 0—Disable SDIO Pull-Down
This bit can be set high to disable the internal 30 kΩ pull-down
on the SDIO pin, which can be used to limit the loading when
many devices are connected to the SPI bus.
相關PDF資料 |
PDF描述 |
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相關代理商/技術參數 |
參數描述 |
|---|---|
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| AD9252 | 制造商:AD 制造商全稱:Analog Devices 功能描述:Octal, 14-Bit, 50 MSPS Serial LVDS 1.8 V A/D Converter |
| AD9252-50EBZ | 功能描述:BOARD EVALUATION FOR AD9252 RoHS:是 類別:編程器，開發(fā)系統(tǒng) >> 評估板 - 模數轉換器 (ADC) 系列:- 產品培訓模塊:Obsolescence Mitigation Program 標準包裝:1 系列:- ADC 的數量:1 位數:12 采樣率（每秒）:94.4k 數據接口:USB 輸入范圍:±VREF/2 在以下條件下的電源（標準）:- 工作溫度:-40°C ~ 85°C 已用 IC / 零件:MAX11645 已供物品:板，軟件 |
| AD9252ABCPZ-50 | 功能描述:IC ADC 14BIT SRL 50MSPS 64LFCSP RoHS:是 類別:集成電路 (IC) >> 數據采集 - 模數轉換器 系列:- 標準包裝:1 系列:microPOWER™ 位數:8 采樣率（每秒）:1M 數據接口:串行，SPI? 轉換器數目:1 功率耗散（最大）:- 電壓電源:模擬和數字 工作溫度:-40°C ~ 125°C 安裝類型:表面貼裝 封裝/外殼:24-VFQFN 裸露焊盤 供應商設備封裝:24-VQFN 裸露焊盤（4x4） 包裝:Digi-Reel® 輸入數目和類型:8 個單端，單極 產品目錄頁面:892 (CN2011-ZH PDF) 其它名稱:296-25851-6 |
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