參數(shù)資料
型號(hào)： AD9548BCPZ-REEL7
廠商： Analog Devices Inc
文件頁(yè)數(shù)： 82/112頁(yè)
文件大?。?/td> 0K
描述： IC CLOCK GEN/SYNCHRONIZR 88LFCSP
產(chǎn)品變化通告： AD9548 Mask Change 20/Oct/2010
標(biāo)準(zhǔn)包裝： 400
類(lèi)型： 時(shí)鐘/頻率發(fā)生器，同步器
PLL： 是
主要目的： 以太網(wǎng)，SONET/SDH，Stratum
輸入： CMOS，LVDS，LVPECL
輸出： CMOS，LVDS，LVPECL
電路數(shù)： 1
比率 - 輸入:輸出： 1:1
差分 - 輸入:輸出： 是/是
頻率 - 最大： 750kHz
電源電壓： 1.71 V ~ 3.465 V
工作溫度： -40°C ~ 85°C
安裝類(lèi)型： 表面貼裝
封裝/外殼： 88-VFQFN 裸露焊盤(pán)，CSP
供應(yīng)商設(shè)備封裝： 88-LFCSP-VQ（12x12）
包裝： 帶卷 (TR)
Data Sheet
AD9548
Rev. E | Page 71 of 112
SYSTEM CLOCK (REGISTER 0x0100 TO REGISTER 0x0108)
Table 43. Charge Pump and Lock Detect Control
Address
Bits
Bit Name
Description
0x0100
[7]
External loop filter
enable
Enables use of an external SYSCLK PLL loop filter
0 (default) = internal loop filter
1 = external loop filter
[6]
Charge pump mode
Charge pump current control
0 (default) = automatic
1 = manual
[5:3]
Charge pump current
Selects charge pump current when Bit 6 = 1
000 = 125 μA
001 = 250 μA
010 = 375 μA
011 (default) = 500 μA
100 = 625 μA
101 = 750 μA
110 = 875 μA
111 = 1000 μA
[2]
Lock detect timer
disable
Enable the SYSCLK PLL lock detect timer
0 (default) = enable
1 = disable
[1:0]
Lock detect timer
Select lock detect timer depth
00 (default) = 128
01 = 256
10 = 512
11 = 1024
Table 44. N Divider
Address
Bits
Bit Name
Description
0x0101
[7:0]
N-divider
System clock PLL feedback divider value: 6 ≤ N ≤ 255 (default = 0x28 = 40)
Table 45. SYSCLK Input Options
Address
Bits
Bit Name
Description
0x0102
[7]
Unused
[6]
M-divider reset
Reset the M-divider
0 = normal operation
1 (default) = reset
When not using the M-divider, program this bit to Logic 1.
[5:4]
M-divider
System clock input divider
00 (default) = 1
01 = 2
10 = 4
11 = 8
[3]
2× frequency
multiplier enable
Enable the 2× frequency multiplier
0 (default) = disable
1 = enable
[2]
PLL enable
Enable the SYSCLK PLL
0 = disable
1 (default) = enable
[1:0]
System clock source
Input mode select for SYSCLKx pins
00 = crystal resonator
01 (default) = low frequency clock source
10 = high frequency (direct) clock source
11 = input receiver power-down
相關(guān)PDF資料
PDF描述
AD9549ABCPZ-REEL7 IC CLOCK GEN/SYNCHRONIZR 64LFCSP
AD9550BCPZ-REEL7 IC INTEGER-N TRANSLATOR 32-LFCSP
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參數(shù)描述
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AD9549ABCPZ 功能描述:IC CLOCK GEN/SYNCHRONIZR 64LFCSP RoHS:是 類(lèi)別:集成電路 (IC) >> 時(shí)鐘/計(jì)時(shí) - 專(zhuān)用 系列:- 標(biāo)準(zhǔn)包裝:1 系列:- 類(lèi)型:時(shí)鐘/頻率發(fā)生器，多路復(fù)用器 PLL:是 主要目的:存儲(chǔ)器，RDRAM 輸入:晶體 輸出:LVCMOS 電路數(shù):1 比率 - 輸入:輸出:1:2 差分 - 輸入:輸出:無(wú)/是 頻率 - 最大:400MHz 電源電壓:3 V ~ 3.6 V 工作溫度:0°C ~ 85°C 安裝類(lèi)型:表面貼裝 封裝/外殼:16-TSSOP（0.173"，4.40mm 寬） 供應(yīng)商設(shè)備封裝:16-TSSOP 包裝:Digi-Reel® 其它名稱(chēng):296-6719-6
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