參數(shù)資料
型號(hào)： ADCLK854BCPZ
廠商： Analog Devices Inc
文件頁(yè)數(shù)： 11/16頁(yè)
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描述： IC CLOCK BUFFER MUX 2:12 48LFCSP
設(shè)計(jì)資源： Clock Distribution Circuit with Pin-Programmable Output Frequency, Output Logic Levels, and Fanout (CN0152)
標(biāo)準(zhǔn)包裝： 1
類型： 扇出緩沖器（分配），多路復(fù)用器
電路數(shù)： 1
比率 - 輸入:輸出： 2:12
差分 - 輸入:輸出： 是/是
輸入： CML，CMOS，HSTL，LVDS，LVPECL
輸出： CMOS，LVDS
頻率 - 最大： 1.2GHz
電源電壓： 1.71 V ~ 1.89 V
工作溫度： -40°C ~ 85°C
安裝類型： 表面貼裝
封裝/外殼： 48-VFQFN 裸露焊盤，CSP
供應(yīng)商設(shè)備封裝： 48-LFCSP
包裝： 托盤
ADCLK854
Rev. 0 | Page 4 of 16
TIMING CHARACTERISTICS
Table 2. Timing Characteristics
Parameter
Symbol
Min
Typ
Max
Unit
Conditions
LVDS OUTPUTS
Termination = 100 Ω differential; 3.5 mA
Output Rise/Fall Time
tR , tF
135
235
ps
20% to 80% measured differentially
Propagation Delay, Clock-to-LVDS Output
tPD
1.5
2.0
2.7
ns
VICM = VREF, VID = 0.5 V
Temperature Coefficient
2.0
ps/°C
Output Skew1
LVDS Outputs in the Same Bank
50
ps
All LVDS Outputs
On the Same Part
65
ps
Across Multiple Parts
390
ps
Additive Time Jitter
Integrated Random Jitter
54
fs rms
BW = 12 kHz to 20 MHz; clock = 1000 MHz
74
fs rms
BW = 50 kHz to 80 MHz; clock = 1000 MHz
86
fs rms
BW = 10Hz to 100 MHz; clock = 1000 MHz
Broadband Random Jitter 2
150
fs rms
Input slew = 1 V/ns, see Figure 11
Crosstalk Induced Jitter
260
fs rms
Calculated from spur energy with an
interferer 10 MHz offset from the carrier
CMOS OUTPUTS
Output Rise/Fall Time
tR, tF
525
950
ps
20% to 80%; CLOAD = 10 pF
Propagation Delay, Clock-to-CMOS Output
tPD
2.5
3.2
4.2
ns
10 pF load
Temperature Coefficient
2.2
ps/°C
Output Skew1
CMOS Outputs in the Same Bank
155
ps
All CMOS Outputs
On the Same Part
175
ps
Across Multiple Parts
640
ps
Additive Time Jitter
Integrated Random Jitter
56
fs rms
BW = 12 kHz to 20 MHz; clock = 200 MHz
Broadband Random Jitter2
100
fs rms
Input slew = 2 V/ns, see Figure 11
Crosstalk Induced Jitter
260
fs rms
Calculated from spur energy with an
interferer 10 MHz offset from the carrier
LVDS-TO-CMOS OUTPUT SKEW 3
LVDS Output(s) and CMOS Output(s) on the
Same Part
0.8
1.6
ns
CMOS load = 10 pF and LVDS load = 100 Ω
1 This is the difference between any two similar delay paths while operating at the same voltage and temperature.
2 Calculated from the SNR of the ADC method.
3 Measured at the rising edge of the clock signal.
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PDF描述
ADCLK907BCPZ-WP IC CLK/DATA BUFF DVR 1:1 16LFCSP
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參數(shù)描述
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ADCLK905BCPZ-R7 功能描述:IC CLK/DATA BUFF DVR 1:1 16LFCSP RoHS:是 類別:集成電路 (IC) >> 時(shí)鐘/計(jì)時(shí) - 時(shí)鐘緩沖器，驅(qū)動(dòng)器 系列:SIGe 產(chǎn)品培訓(xùn)模塊:High Bandwidth Product Overview 標(biāo)準(zhǔn)包裝:1,000 系列:Precision Edge® 類型:扇出緩沖器（分配） 電路數(shù):1 比率 - 輸入:輸出:1:4 差分 - 輸入:輸出:是/是 輸入:CML，LVDS，LVPECL 輸出:CML 頻率 - 最大:2.5GHz 電源電壓:2.375 V ~ 2.625 V 工作溫度:-40°C ~ 85°C 安裝類型:表面貼裝 封裝/外殼:16-VFQFN 裸露焊盤，16-MLF? 供應(yīng)商設(shè)備封裝:16-MLF?（3x3） 包裝:帶卷 (TR)
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