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參數(shù)資料
| 型號(hào)： | ADCLK948BCPZ-REEL7 |
| 廠商： | Analog Devices Inc |
| 文件頁(yè)數(shù)： | 9/12頁(yè) |
| 文件大小： | 0K |
| 描述： | IC CLOCK BUFFER MUX 2:8 32-LFCSP |
| 標(biāo)準(zhǔn)包裝： | 1,500 |
| 系列： | SIGe |
| 類型： | 扇出緩沖器（分配），多路復(fù)用器 |
| 電路數(shù)： | 1 |
| 比率 - 輸入:輸出： | 2:8 |
| 差分 - 輸入:輸出： | 是/是 |
| 輸入： | CML，CMOS，LVDS，LVPECL |
| 輸出： | LVPECL |
| 頻率 - 最大： | 4.8GHz |
| 電源電壓： | 2.97 V ~ 3.63 V |
| 工作溫度： | -40°C ~ 85°C |
| 安裝類型： | 表面貼裝 |
| 封裝/外殼： | 32-VFQFN 裸露焊盤，CSP |
| 供應(yīng)商設(shè)備封裝： | 32-LFCSP-VQ |
| 包裝： | 帶卷 (TR) |
ADCLK948
Rev. A | Page 6 of 12
PIN CONFIGURATION AND FUNCTION DESCRIPTIONS
NOTES
1. NC = NO CONNECT.
2. EPAD MUST BE SOLDERED TO VEE POWER PLANE.
PIN 1
INDICATOR
1
CLK0
2
CLK0
3
VREF0
4
VT0
5
CLK1
6
CLK1
7
VT1
8
VREF1
24 Q2
23 Q2
22 Q3
21 Q3
20 Q4
19 Q4
18 Q5
17 Q5
9
N
C
10
V
C
11
Q
7
12
Q
7
13
Q
6
14
Q
6
15
V
C
16
V
C
32
IN
_S
E
L
31
V
C
30
Q
0
29
Q
0
28
Q
1
27
Q
1
26
V
C
25
V
C
TOP VIEW
(Not to Scale)
ADCLK948
0
82
80
-00
2
Figure 2. Pin Configuration
Table 7. Pin Function Descriptions
Pin No.
Mnemonic
Description
1
CLK0
Differential Input (Positive) 0.
2
CLK0
Differential Input (Negative) 0.
3
VREF0
Reference Voltage. Reference voltage for biasing ac-coupled CLK0 and CLK0 inputs.
4
VT0
Center Tap. Center tap of a 100 Ω input resistor for CLK0 and CLK0 inputs.
5
CLK1
Differential Input (Positive) 1.
6
CLK1
Differential Input (Negative) 1.
7
VT1
Center Tap. Center tap of a 100 Ω input resistor for CLK1 and CLK1 inputs.
8
VREF1
Reference Voltage. Reference voltage for biasing ac-coupled CLK1 and CLK1 inputs.
9
NC
No Connection.
10, 15, 16, 25, 26, 31
VCC
Positive Supply Pin.
11, 12
Q7, Q7
Differential LVPECL Outputs.
13, 14
Q6, Q6
Differential LVPECL Outputs.
17, 18
Q5, Q5
Differential LVPECL Outputs.
19, 20
Q4, Q4
Differential LVPECL Outputs.
21, 22
Q3, Q3
Differential LVPECL Outputs.
23, 24
Q2, Q2
Differential LVPECL Outputs.
27, 28
Q1, Q1
Differential LVPECL Outputs.
29, 30
Q0, Q0
Differential LVPECL Outputs.
32
IN_SEL
Input Select. Logic 0 selects CLK0 and CLK0 inputs. Logic 1 selects CLK1 and CLK1 inputs.
EPAD
The exposed pad (EPAD) must be connected to VEE.
相關(guān)PDF資料 |
PDF描述 |
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