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參數(shù)資料
| 型號： | ADSP-21061KSZ-200 |
| 廠商： | Analog Devices Inc |
| 文件頁數(shù)： | 28/52頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC DSP CONTROLLER 32BIT 240MQFP |
| 產(chǎn)品培訓模塊： | SHARC Processor Overview |
| 標準包裝： | 1 |
| 系列： | SHARC® |
| 類型： | 浮點 |
| 接口： | 同步串行端口（SSP） |
| 時鐘速率： | 50MHz |
| 非易失內存： | 外部 |
| 芯片上RAM： | 128kB |
| 電壓 - 輸入/輸出： | 5.00V |
| 電壓 - 核心： | 5.00V |
| 工作溫度： | 0°C ~ 85°C |
| 安裝類型： | 表面貼裝 |
| 封裝/外殼： | 240-BFQFP 裸露焊盤 |
| 供應商設備封裝： | 240-MQFP-EP（32x32） |
| 包裝： | 托盤 |
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Rev. D | Page 34 of 52 | May 2013
Three-State Timing—Bus Master, Bus Slave, HBR, SBTS
These specifications show how the memory interface is disabled
(stops driving) or enabled (resumes driving) relative to CLKIN
and the SBTS pin. This timing is applicable to bus master transi-
tion cycles (BTC) and host transition cycles (HTC) as well as the
SBTS pin.
Table 19. Three-State Timing—Bus Master, Bus Slave
5 V and 3.3 V
Unit
Parameter
Min
Max
Timing Requirements
tSTSCK
SBTS Setup Before CLKIN
12 + DT/2
ns
tHTSCK
SBTS Hold Before CLKIN
6 + DT/2
ns
Switching Characteristics
tMIENA
Address/Select Enable After CLKIN
–1 – DT/8
ns
tMIENS
Strobes Enable After CLKIN1
–1.5 – DT/8
ns
tMIENHG
HBG Enable After CLKIN
–1.5 – DT/8
ns
tMITRA
Address/Select Disable After CLKIN
0 – DT/4
ns
tMITRS
Strobes Disable After CLKIN1
1.5 – DT/4
ns
tMITRHG
HBG Disable After CLKIN
2.0 – DT/4
ns
tDATEN
Data Enable After CLKIN2
9 + 5DT/16
ns
tDATTR
Data Disable After CLKIN2
0 – DT/8
7 – DT/8
ns
tACKEN
ACK Enable After CLKIN2
7.5 + DT/4
ns
tACKTR
ACK Disable After CLKIN2
–1 – DT/8
6 – DT/8
ns
tADCEN
ADRCLK Enable After CLKIN
–2 – DT/8
ns
tADCTR
ADRCLK Disable After CLKIN
8 – DT/4
ns
tMTRHBG
Memory Interface Disable Before HBG Low3
0 + DT/8
ns
tMENHBG
Memory Interface Enable After HBG High3
19 + DT
ns
1 Strobes = RD, WR, PAGE, DMAGx, MSx, BMS, SW.
2 In addition to bus master transition cycles, these specs also apply to bus master and bus slave synchronous read/write.
3 Memory Interface = Address, RD, WR, MSx, SW, PAGE, DMAGx, and BMS (in EPROM boot mode).
Figure 21. Three-State Timing (Bus Transition Cycle, SBTS Assertion)
CLKIN
SBTS
ACK
CLKOUT
DATA
MEMORY
INTERFACE
tMITRA, tMITRS, tMITRHG
tSTSCK
tHTSCK
tDATTR
tDATEN
tACKTR
tACKEN
tADCTR
tADCEN
tMIENA, tMIENS, tMIENHG
相關PDF資料 |
PDF描述 |
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相關代理商/技術參數(shù) |
參數(shù)描述 |
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