參數(shù)資料
型號(hào)： ADSP-21061KSZ-200
廠(chǎng)商： Analog Devices Inc
文件頁(yè)數(shù)： 33/52頁(yè)
文件大?。?/td> 0K
描述： IC DSP CONTROLLER 32BIT 240MQFP
產(chǎn)品培訓(xùn)模塊： SHARC Processor Overview
標(biāo)準(zhǔn)包裝： 1
系列： SHARC®
類(lèi)型： 浮點(diǎn)
接口： 同步串行端口（SSP）
時(shí)鐘速率： 50MHz
非易失內(nèi)存： 外部
芯片上RAM： 128kB
電壓 - 輸入/輸出： 5.00V
電壓 - 核心： 5.00V
工作溫度： 0°C ~ 85°C
安裝類(lèi)型： 表面貼裝
封裝/外殼： 240-BFQFP 裸露焊盤(pán)
供應(yīng)商設(shè)備封裝： 240-MQFP-EP（32x32）
包裝： 托盤(pán)
Rev. D | Page 39 of 52 | May 2013
Table 25. Serial Ports—Internal Clock
Parameter
5 V and 3.3 V
Unit
Min
Max
Switching Characteristics
tDFSI
TFS Delay After TCLK (Internally Generated TFS)1
4.5
ns
tHOFSI
TFS Hold After TCLK (Internally Generated TFS)1
–1.5
ns
tDDTI
Transmit Data Delay After TCLK1
7.5
ns
tHDTI
Transmit Data Hold After TCLK1
0ns
tSCLKIW
TCLK/RCLK Width
tSCLK/2 –1.5
tSCLK/2+1.5
ns
1 Referenced to drive edge.
Table 26. Serial Ports—Enable and Three-State
Parameter
5 V and 3.3 V
Unit
Min
Max
Switching Characteristics
tDDTEN
Data Enable from External TCLK1, 2
4.5
ns
tDDTTE
Data Disable from External TCLK1
10.5
ns
tDDTIN
Data Enable from Internal TCLK1
0ns
tDDTTI
Data Disable from Internal TCLK1
3ns
tDCLK
TCLK/RCLK Delay from CLKIN
22 + 3DT/8
ns
tDPTR
SPORT Disable After CLKIN
17
ns
1 Referenced to drive edge.
2 For the ADSP-21061L (3.3 V), this specification is 3.5 ns min.
Table 27. Serial Ports—External Late Frame Sync
Parameter
5 V and 3.3 V
Unit
Min
Max
Switching Characteristics
tDDTLFSE
Data Delay from Late External TFS or External RFS with MCE = 1, MFD = 01
12
ns
tDDTENFS
Data Enable from Late FS or MCE = 1, MFD = 01
3.5
ns
1 MCE = 1, TFS enable and TFS valid follow t
DDTLFSE and tDDTENFS.
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