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參數(shù)資料
| 型號： | ADSP-21489BSWZ-4B |
| 廠商： | Analog Devices Inc |
| 文件頁數(shù)： | 35/68頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC CCD SIGNAL PROCESSOR 176LQFP |
| 標(biāo)準(zhǔn)包裝： | 1 |
| 系列： | SHARC® |
| 類型： | 浮點(diǎn) |
| 接口： | EBI/EMI，DAI，I²C，SPI，SPORT，UART/USART |
| 時鐘速率： | 400MHz |
| 非易失內(nèi)存： | 外部 |
| 芯片上RAM： | 5Mb |
| 電壓 - 輸入/輸出： | 3.30V |
| 電壓 - 核心： | 1.10V |
| 工作溫度： | -40°C ~ 85°C |
| 安裝類型： | 表面貼裝 |
| 封裝/外殼： | 176-LQFP 裸露焊盤 |
| 供應(yīng)商設(shè)備封裝： | 176-LQFP-EP（24x24） |
| 包裝： | 托盤 |
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Rev. B
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March 2013
The SPORTx_TDV_O output signal (routing unit) becomes
active in SPORT multichannel mode. During transmit slots
(enabled with active channel selection registers) the
SPORTx_TDV_O is asserted for communication with external
devices.
Table 38. Serial Ports—TDV (Transmit Data Valid)
Parameter
Min
Max
Unit
Switching Characteristics1
tDRDVEN
TDV Assertion Delay from Drive Edge of External Clock
3
ns
tDFDVEN
TDV Deassertion Delay from Drive Edge of External Clock
8
ns
tDRDVIN
TDV Assertion Delay from Drive Edge of Internal Clock
–1
ns
tDFDVIN
TDV Deassertion Delay from Drive Edge of Internal Clock
2
ns
1 Referenced to drive edge.
Figure 24. Serial Ports—TDM Internal and External Clock
DRIVE EDGE
DAI_P20–1
(SCLK, EXT)
tDRDVEN
tDFDVEN
DRIVE EDGE
DAI_P20–1
(SCLK, INT)
tDRDVIN
tDFDVIN
TDVx
DAI_P20-1
TDVx
DAI_P20-1
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