參數(shù)資料
型號： ADSP-21489BSWZ-4B
廠商： Analog Devices Inc
文件頁數(shù)： 43/68頁
文件大?。?/td> 0K
描述： IC CCD SIGNAL PROCESSOR 176LQFP
標(biāo)準(zhǔn)包裝： 1
系列： SHARC®
類型： 浮點
接口： EBI/EMI，DAI，I²C，SPI，SPORT，UART/USART
時鐘速率： 400MHz
非易失內(nèi)存： 外部
芯片上RAM： 5Mb
電壓 - 輸入/輸出： 3.30V
電壓 - 核心： 1.10V
工作溫度： -40°C ~ 85°C
安裝類型： 表面貼裝
封裝/外殼： 176-LQFP 裸露焊盤
供應(yīng)商設(shè)備封裝： 176-LQFP-EP（24x24）
包裝： 托盤
Rev. B
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March 2013
S/PDIF Receiver
The following section describes timing as it relates to the
S/PDIF receiver.
Internal Digital PLL Mode
In the internal digital phase-locked loop mode the internal PLL
(digital PLL) generates the 512 × FS clock.
Table 49. S/PDIF Receiver Internal Digital PLL Mode Timing
Parameter
Min
Max
Unit
Switching Characteristics
tDFSI
Frame Sync Delay After Serial Clock
5
ns
tHOFSI
Frame Sync Hold After Serial Clock
–2
ns
tDDTI
Transmit Data Delay After Serial Clock
5
ns
tHDTI
Transmit Data Hold After Serial Clock
–2
ns
tSCLKIW
1
Transmit Serial Clock Width
8 × tPCLK – 2
ns
1 SCLK frequency is 64 × FS where FS = the frequency of frame sync.
Figure 34. S/PDIF Receiver Internal Digital PLL Mode Timing
DAI_P20–1
(SCLK)
SAMPLE EDGE
DAI_P20–1
(FS)
DAI_P20–1
(DATA CHANNEL
A/B)
DRIVE EDGE
tSCLKIW
tDFSI
tHOFSI
tDDTI
tHDTI
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