參數(shù)資料
型號(hào)： ADSP-21991
廠商： Analog Devices, Inc.
元件分類： 數(shù)字信號(hào)處理
英文描述： SigmaDSP 28-/56-Bit Audio Processor with Two ADCs and Four DACs
中文描述： SigmaDSP的28-/56-Bit音頻處理器雙ADC和4個(gè)DAC
文件頁數(shù)： 33/44頁
文件大?。?/td> 589K
代理商： ADSP-21991
–33–
REV. 0
ADSP-21991
Serial Peripheral Interface Port—Slave Timing
Table 13
and
Figure 16
describe SPI port slave operations.
Table 13. Serial Peripheral Interface (SPI) Port—Slave Timing
Parameter
Timing Requirements
t
SPICHS
t
SPICLS
t
SPICLK
t
HDS
t
SPITDS
t
SDSCI
t
SSPID
t
HSPID
Min
Max
Unit
Serial Clock High Period
Serial Clock Low Period
Serial Clock Period
Last SPICLK Edge to
SPISS
Not Asserted
Sequential Transfer Delay
SPISS
Assertion to First SPICLK Edge
Data Input Valid to SCLK Edge (Data Input Setup)
SCLK Sampling Edge to Data Input Invalid (Data In Hold)
2t
HCLK
2t
HCLK
4t
HCLK
2t
HCLK
2t
HCLK
+4
2t
HCLK
1.6
2.4
ns
ns
ns
ns
ns
ns
ns
ns
Switching Characteristics
t
DSOE
t
DSDHI
t
DDSPID
t
HDSPID
SPISS
Assertion to Data Out Active
SPISS
Deassertion to Data High Impedance
SCLK Edge to Data Out Valid (Data Out Delay)
SCLK Edge to Data Out Invalid (Data Out Hold)
0
0
0
0
8
10
10
10
ns
ns
ns
ns
Figure 16. Serial Peripheral Interface (SPI) Port—Slave Timing
t
HSPID
t
DDSPID
t
DSDHI
LSB
MSB
MSB
VALID
t
HSPID
t
DSOE
t
HDSPID
MISO
(OUTPUT)
MOSI
(INPUT)
SPISS
(INPUT)
SCLK
(CPOL = 0)
(INPUT)
SCLK
(CPOL = 1)
(INPUT)
t
SPICHS
t
SPICLS
t
SPICLS
t
SDSCI
t
SPICLK
t
HDS
t
SPICHS
t
SSPID
t
HSPID
t
DSDHI
LSB
VALID
MSB
MSB
VALID
t
DSOE
t
DDSPID
MISO
(OUTPUT)
MOSI
(INPUT)
LSB
VALID
LSB
t
DDSPID
CPHA = 0
CPHA = 1
t
SSPID
t
SSPID
t
SPITDS
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PDF描述
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