參數(shù)資料
型號： ADSP-BF514BBCZ-4F4
廠商： Analog Devices Inc
文件頁數(shù)： 31/68頁
文件大?。?/td> 0K
描述： IC DSP 16/32B 400MHZ 168CSPBGA
標準包裝： 1
系列： Blackfin®
類型： 定點
接口： I²C，PPI，RSI，SPI，SPORT，UART/USART
時鐘速率： 400MHz
非易失內(nèi)存： 閃存（4Mb）
芯片上RAM： 116kB
電壓 - 輸入/輸出： 1.8V，2.5V，3.3V
電壓 - 核心： 1.30V
工作溫度： -40°C ~ 85°C
安裝類型： 表面貼裝
封裝/外殼： 168-LFBGA，CSPBGA
供應(yīng)商設(shè)備封裝： 168-CSPBGA（12x12）
包裝： 托盤
ADSP-BF512/BF512F, BF514/BF514F, BF516/BF516F, BF518/BF518F
Rev. B
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January 2011
Serial Ports
through Figure 24 on Page 40 describe serial port operations.
Table 33. Serial Ports—External Clock
VDDEXT
1.8V Nominal
VDDEXT
2.5 V/3.3V Nominal
Parameter
Min
Max
Min
Max
Unit
Timing Requirements
tSFSE
1
TFSx/RFSx Setup Before TSCLKx/RSCLKx
3
ns
tHFSE
TFSx/RFSx Hold After TSCLKx/RSCLKx
3
ns
tSDRE
Receive Data Setup Before RSCLKx
3
ns
tHDRE
Receive Data Hold After RSCLKx
3.5
3
ns
tSCLKEW
TSCLKx/RSCLKx Width
7
4.5
ns
tSCLKE
TSCLKx/RSCLKx Period
2 × tSCLK
ns
tSUDTE
2
Start-Up Delay From SPORT Enable To First External TFSx
4 × tSCLKE
ns
tSUDRE
Start-Up Delay From SPORT Enable To First External RFSx
4 × tSCLKE
ns
Switching Characteristics
tDFSE
3
TFSx/RFSx Delay After TSCLKx/RSCLKx (Internally Generated
TFSx/RFSx)
10
ns
tHOFSE
TFSx/RFSx Hold After TSCLKx/RSCLKx (Internally Generated
TFSx/RFSx)
00ns
tDDTE
Transmit Data Delay After TSCLKx
10
ns
tHDTE
Transmit Data Hold After TSCLKx
0
ns
1 Referenced to sample edge.
2 Verified in design but untested.
3 Referenced to drive edge.
Table 34. Serial Ports—Internal Clock
VDDEXT
1.8V Nominal
VDDEXT
2.5 V/3.3V Nominal
Parameter
Min
Max
Min
Max
Unit
Timing Requirements
tSFSI
1
TFSx/RFSx Setup Before TSCLKx/RSCLKx
11
9.6
ns
tHFSI
TFSx/RFSx Hold After TSCLKx/RSCLKx
–1.5
ns
tSDRI
Receive Data Setup Before RSCLKx
11
9.6
ns
tHDRI
Receive Data Hold After RSCLKx
–1.5
ns
Switching Characteristics
tDFSI
2
TFSx/RFSx Delay After TSCLKx/RSCLKx (Internally Generated
TFSx/RFSx)
33
ns
tHOFSI
TFSx/RFSx Hold After TSCLKx/RSCLKx (Internally Generated
TFSx/RFSx)
2
1ns
tDDTI
Transmit Data Delay After TSCLKx
3
ns
tHDTI
Transmit Data Hold After TSCLKx
1.8
1.5
ns
tSCLKIW
TSCLKx/RSCLKx Width
10
8
ns
1 Referenced to sample edge.
2 Referenced to drive edge.
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PDF描述
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