參數(shù)資料
型號(hào)： ADSP-BF516BBCZ-4F4
廠商： Analog Devices Inc
文件頁數(shù)： 36/68頁
文件大小： 0K
描述： IC DSP 16/32B 400MHZ 168CSPBGA
標(biāo)準(zhǔn)包裝： 1
系列： Blackfin®
類型： 定點(diǎn)
接口： 以太網(wǎng)，I²C，PPI，RSI，SPI，SPORT，UART/USART
時(shí)鐘速率： 400MHz
非易失內(nèi)存： 閃存（4Mb）
芯片上RAM： 116kB
電壓 - 輸入/輸出： 1.8V，2.5V，3.3V
電壓 - 核心： 1.30V
工作溫度： -40°C ~ 85°C
安裝類型： 表面貼裝
封裝/外殼： 168-LFBGA，CSPBGA
供應(yīng)商設(shè)備封裝： 168-CSPBGA（12x12）
包裝： 托盤
ADSP-BF512/BF512F, BF514/BF514F, BF516/BF516F, BF518/BF518F
Rev. B
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January 2011
Serial Peripheral Interface (SPI) Port—Master Timing
Table 37 and Figure 25 describe SPI port master operations.
Table 37. Serial Peripheral Interface (SPI) Port—Master Timing
VDDEXT
1.8V Nominal
VDDEXT
2.5 V/3.3V Nominal
Parameter
Min
Max
Min
Max
Unit
Timing Requirements
tSSPIDM
Data Input Valid to SCK Edge (Data Input Setup)
11.6
9.6
ns
tHSPIDM
SCK Sampling Edge to Data Input Invalid
–1.5
ns
Switching Characteristics
tSDSCIM
SPISELx low to First SCK Edge
2 × tSCLK –1.5
ns
tSPICHM
Serial Clock High Period
2 × tSCLK –1.5
ns
tSPICLM
Serial Clock Low Period
2 × tSCLK –1.5
ns
tSPICLK
Serial Clock Period
4 × tSCLK
ns
tHDSM
Last SCK Edge to SPISELx High
2 × tSCLK –1.5
ns
tSPITDM
Sequential Transfer Delay
2 × tSCLK–1.5
2 × tSCLK –1.5
ns
tDDSPIDM
SCK Edge to Data Out Valid (Data Out Delay)
6
ns
tHDSPIDM
SCK Edge to Data Out Invalid (Data Out Hold)
–1
ns
Figure 25. Serial Peripheral Interface (SPI) Port—Master Timing
tSDSCIM
tSPICLK
tHDSM
tSPITDM
tSPICLM
tSPICHM
tHDSPIDM
tHSPIDM
tSSPIDM
SPIxSELy
(OUTPUT)
SPIxSCK
(OUTPUT)
SPIxMOSI
(OUTPUT)
SPIxMISO
(INPUT)
SPIxMOSI
(OUTPUT)
SPIxMISO
(INPUT)
CPHA = 1
CPHA = 0
tDDSPIDM
tHSPIDM
tSSPIDM
tHDSPIDM
tDDSPIDM
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PDF描述
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