參數(shù)資料
型號： ADSP-BF516BBCZ-4F4
廠商： Analog Devices Inc
文件頁數(shù)： 41/68頁
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描述： IC DSP 16/32B 400MHZ 168CSPBGA
標準包裝： 1
系列： Blackfin®
類型： 定點
接口： 以太網(wǎng)，I²C，PPI，RSI，SPI，SPORT，UART/USART
時鐘速率： 400MHz
非易失內(nèi)存： 閃存（4Mb）
芯片上RAM： 116kB
電壓 - 輸入/輸出： 1.8V，2.5V，3.3V
電壓 - 核心： 1.30V
工作溫度： -40°C ~ 85°C
安裝類型： 表面貼裝
封裝/外殼： 168-LFBGA，CSPBGA
供應商設備封裝： 168-CSPBGA（12x12）
包裝： 托盤
Rev. B
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January 2011
ADSP-BF512/BF512F, BF514/BF514F, BF516/BF516F, BF518/BF518F
Table 44. 10/100 Ethernet MAC Controller Timing: MII Transmit Signal
VDDEXT
1.8V Nominal
VDDEXT
2.5 V/3.3V Nominal
Parameter
1
Min
Max
Min
Max
Unit
Switching Characteristics
tETF
ETxCLK Frequency (fSCLK = SCLK Frequency)
None
25 + 1%
None
25 + 1%
MHz
tETXCLKW
ETxCLK Width (tETxCLK = ETxCLK Period)
tETxCLK × 40%
tETxCLK × 60%
tETxCLK × 35%
tETxCLK × 65%
ns
tETXCLKOV
ETxCLK Rising Edge to Tx Output Valid (Data Out Valid)
20
ns
tETXCLKOH
ETxCLK Rising Edge to Tx Output Invalid (Data Out Hold) 0
0
ns
1 MII outputs synchronous to ETxCLK are ETxD3–0.
Figure 32. 10/100 Ethernet MAC Controller Timing: MII Transmit Signal
Table 45. 10/100 Ethernet MAC Controller Timing: RMII Receive Signal
VDDEXT
1.8V Nominal
VDDEXT
2.5 V/3.3V Nominal
Parameter
1
MinMax
Unit
Timing Requirements
tEREFCLKF
REF_CLK Frequency (fSCLK = SCLK Frequency)
None
50 + 1%
None
50 + 1%
MHz
tEREFCLKW
EREF_CLK Width (tEREFCLK = EREFCLK Period)
tEREFCLK × 40% tEREFCLK × 60%
tEREFCLK × 35% tEREFCLK × 65%
ns
tEREFCLKIS
Rx Input Valid to RMII REF_CLK Rising Edge (Data In
Setup)
44
ns
tEREFCLKIH
RMII REF_CLK Rising Edge to Rx Input Invalid (Data In
Hold)
22
ns
1 RMII inputs synchronous to RMII REF_CLK are ERxD1–0, RMII CRS_DV, and ERxER.
Figure 33. 10/100 Ethernet MAC Controller Timing: RMII Receive Signal
tETXCLKOH
ETxD3–0
ETxEN
MIITxCLK
tETXCLK
tETXCLKOV
tETXCLKW
tREFCLKIS
tREFCLKIH
ERxD1–0
ERxDV
ERxER
RMII_REF_CLK
tREFCLKW
tREFCLK
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PDF描述
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