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參數(shù)資料
| 型號(hào)： | ADSP-TS201SYBPZ050 |
| 廠商： | Analog Devices Inc |
| 文件頁(yè)數(shù)： | 25/48頁(yè) |
| 文件大?。?/td> | 0K |
| 描述： | IC PROCESSOR 500MHZ 576-SBGA |
| 標(biāo)準(zhǔn)包裝： | 1 |
| 系列： | TigerSHARC® |
| 類型： | 定點(diǎn)/浮點(diǎn) |
| 接口： | 主機(jī)接口，連接端口，多處理器 |
| 時(shí)鐘速率： | 500MHz |
| 非易失內(nèi)存： | 外部 |
| 芯片上RAM： | 3MB |
| 電壓 - 輸入/輸出： | 2.50V |
| 電壓 - 核心： | 1.05V |
| 工作溫度： | -40°C ~ 105°C |
| 安裝類型： | 表面貼裝 |
| 封裝/外殼： | 576-BBGA 裸露焊盤 |
| 供應(yīng)商設(shè)備封裝： | 576-BGA-ED（25x25） |
| 包裝： | 托盤 |
| 配用： | ADZS-TS201S-EZLITE-ND - KIT LITE EVAL FOR ADSP-TS201S |
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ADSP-TS201S
Rev. C
|
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December 2006
Link Port—Data Out Timing
Figure 22, and Figure 23 provide the data out timing for the
LVDS link ports.
Table 32. Link Port—Data Out Timing
Parameter Description
Min
Max
Unit
Outputs
tREO
Rising Edge (Figure 19)350
ps
tFEO
Falling Edge (Figure 19)350
ps
tLCLKOP
LxCLKOUT Period (Figure 18)
Greater of 2.0 or
0.9
× LCR × tCCLK1, 2, 3
Smaller of 12.5 or
1.1
× LCR × tCCLK1, 2, 3 ns
tLCLKOH
LxCLKOUT High (Figure 18)0.4
× tLCLKOP1
0.6
× tLCLKOP1
ns
tLCLKOL
LxCLKOUT Low (Figure 18)0.4
× tLCLKOP1
0.6
× tLCLKOP1
ns
tCOJT
LxCLKOUT Jitter (Figure 18)
±1504, 5, 6
±2507
ps
tLDOS
LxDATO Output Setup (Figure 20)0.25
× LCR × tCCLK –0.10 × tCCLK1, 4, 8
0.25
× LCR × tCCLK –0.15 × tCCLK1, 5, 6, 8
0.25
× LCR × tCCLK –0.30 × tCCLK 1, 7, 8
ns
tLDOH
LxDATO Output Hold (Figure 20)0.25
× LCR × tCCLK –0.10 × tCCLK1, 4, 8
0.25
× LCR × tCCLK –0.15 × tCCLK1, 5, 6, 8
0.25
× LCR × tCCLK –0.30 × tCCLK 1, 7, 8
ns
tLACKID
Delay from LxACKI rising edge to first transmission
clock edge (Figure 21)
16
× LCR × tCCLK1, 2
ns
tBCMPOV
LxBCMPO Valid (Figure 21)2
× LCR × tCCLK1, 2
ns
tBCMPOH
LxBCMPO Hold (Figure 22)3
× TSW – 0.51, 9
ns
Inputs
tLACKIS
LxACKI low setup to guarantee that the transmitter
stops transmitting (Figure 22)
LxACKI high setup to guarantee that the transmitter
continues its transmission without any interruption
(Figure 23)16
× LCR × tCCLK1, 2
ns
tLACKIH
LxACKI High Hold Time (Figure 23)0.51
ns
1 Timing is relative to the 0 differential voltage (VOD = 0).
2 LCR (link port clock ratio) = 1, 1.5, 2, or 4. t
CCLK is the core period.
3 For the cases of tLCLKOP = 2.0 ns and tLCLKOP = 12.5 ns, the effect of tCOJT specification on output period must be considered.
4 LCR= 1.
5 LCR= 1.5.
6 LCR= 2.
7 LCR= 4.
8 The t
LDOS and tLDOH values include LCLKOUT jitter.
9 TSW is a short-word transmission period. For a 4-bit link, it is 2
× LCR × tCCLK. For a 1-bit link, it is 8 × LCR × tCCLK ns.
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| ADSP-TS203SABP-050 | 功能描述:IC DSP FLOAT/FIXED 500MHZ 576BGA RoHS:否 類別:集成電路 (IC) >> 嵌入式 - DSP（數(shù)字式信號(hào)處理器） 系列:TigerSHARC® 標(biāo)準(zhǔn)包裝:2 系列:StarCore 類型:SC140 內(nèi)核 接口:DSI，以太網(wǎng)，RS-232 時(shí)鐘速率:400MHz 非易失內(nèi)存:外部 芯片上RAM:1.436MB 電壓 - 輸入/輸出:3.30V 電壓 - 核心:1.20V 工作溫度:-40°C ~ 105°C 安裝類型:表面貼裝 封裝/外殼:431-BFBGA，F(xiàn)CBGA 供應(yīng)商設(shè)備封裝:431-FCPBGA（20x20） 包裝:托盤 |
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