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參數(shù)資料
| 型號： | ADUC7032BSTZ-88-RL |
| 廠商： | Analog Devices Inc |
| 文件頁數(shù)： | 13/120頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC MCU 96K FLASH DUAL 48LQFP |
| 標(biāo)準(zhǔn)包裝： | 2,000 |
| 系列： | MicroConverter® ADuC7xxx |
| 核心處理器： | ARM7 |
| 芯體尺寸： | 16/32-位 |
| 速度： | 20.48MHz |
| 連通性： | LIN，SPI，UART/USART |
| 外圍設(shè)備： | POR，PSM，溫度傳感器，WDT |
| 輸入/輸出數(shù)： | 9 |
| 程序存儲器容量： | 96KB（48K x 16） |
| 程序存儲器類型： | 閃存 |
| RAM 容量： | 1.5K x 32 |
| 電壓 - 電源 (Vcc/Vdd)： | 3.5 V ~ 18 V |
| 數(shù)據(jù)轉(zhuǎn)換器： | A/D 2x16b |
| 振蕩器型： | 內(nèi)部 |
| 工作溫度： | -40°C ~ 105°C |
| 封裝/外殼： | 48-LQFP |
| 包裝： | 帶卷 (TR) |
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ADuC7032-8L
Rev. A | Page 11 of 120
Table 4. SPI Slave Mode Timing (PHASE Mode = 1)
Parameter
Description
Min
Typ
Max
Unit
t
SS
SS to SCLK edge
tSL
ns
tSL
(SPIDIV + 1) × tHCLK
ns
tSH
SCLK high pulse width1
(SPIDIV + 1) × tHCLK
ns
tDAV
(3 × tUCLK) + (2 × tHCLK)
ns
tDSU
Data input setup time before SCLK edge
0
ns
tDHD
Data input hold time after SCLK edge2
4 × tUCLK
ns
tDF
Data output fall time
3.5
ns
tDR
Data output rise time
3.5
ns
tSR
SCLK rise time
3.5
ns
tSF
SCLK fall time
3.5
ns
tSFS
SS high after SCLK edge
tSL
ns
1 tHCLK depends on the clock divider or CD bits in PLLCON MMR. tHCLK = tUCLK/2CD.
2 tUCLK = 48.8 ns. It corresponds to the 20.48 MHz internal clock from the PLL before the clock divider.
MOSI
MSB IN
BITS[6:1]
LSB IN
tDSU
tDHD
SCLK
(POLARITY = 0)
SCLK
(POLARITY = 1)
tSH
tCS
tSL
tSR
tSF
tDAV
MISO
LSB
BITS[6:1]
MSB
tDF
tDR
tSFS
05
98
6-
0
4
SS
Figure 4. SPI Slave Mode Timing (PHASE Mode = 1)
相關(guān)PDF資料 |
PDF描述 |
|---|---|
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參數(shù)描述 |
|---|---|
| ADUC7032BSTZ-8L | 制造商:Analog Devices 功能描述:FLASH 96K ARM7 TRIPLE 16-BIT ADC LIN IC. - Trays |
| ADUC7032BSTZ-8L-RL | 制造商:Analog Devices 功能描述:FLASH 96K ARM7 TRIPLE 16-BIT ADC LIN IC. - Tape and Reel |
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| ADUC7033 | 制造商:AD 制造商全稱:Analog Devices 功能描述:Integrated Precision Battery Sensor For Automotive |
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