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參數(shù)資料
| 型號： | AGL10005-FFGG484I |
| 元件分類： | FPGA |
| 英文描述： | FPGA, 1000000 GATES, 250 MHz, PBGA484 |
| 封裝： | 13 X 13 MM, 1 MM PITCH, ROHS COMPLIANT, FBGA-144 |
| 文件頁數(shù)： | 164/204頁 |
| 文件大小： | 2800K |
| 代理商： | AGL10005-FFGG484I |
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IGLOO Low-Power Flash FPGAs with Flash*Freeze Technology
2- 48
Advanced v0.1
Table 2-23 lists the default values for the above selectable I/O attributes as well as those that are preset for that I/O
standard. See Table 2-24 for SLEW and OUT_DRIVE settings.
Weak Pull-Up and Weak Pull-Down Resistors
IGLOO devices support optional weak pull-up and pull-
down resistors on each I/O pin. When the I/O is pulled up,
it is connected to the VCCI of its corresponding I/O bank.
When it is pulled down, it is connected to GND. Refer to
Table 3-38 on page 3-27 for more information.
Configuration of the pull-up or pull-down of the I/O can
be used to set the I/O to a certain state while the device
is in Flash*Freeze mode. Refer to the "Flash*Freeze
50 for more information.
The Flash*Freeze (FF) pin cannot be configured with a
weak pull-down or pull-up I/O attribute as the signal
needs to be driven at all times.
Slew Rate Control and Drive Strength
IGLOO devices support output slew rate control: high
and low. Actel recommends the high slew rate option to
minimize the propagation delay. This high-speed option
may introduce noise into the system if appropriate signal
integrity measures are not adopted. Selecting a low slew
rate reduces this kind of noise but adds some delays in
the system. Low slew rate is recommended when bus
transients are expected. Drive strength should also be
selected according to the design requirements and noise
immunity of the system.
The output slew rate and multiple drive strength
controls are available in LVTTL/LVCMOS 3.3 V, LVCMOS
2.5 V, LVCMOS 2.5 V / 5.0 V input, LVCMOS 1.8 V, and
LVCMOS 1.5 V. All other I/O standards have a high output
slew rate by default.
For AGL030, refer to Table 2-24; for other IGLOO devices,
refer to Table 2-25 and Table 2-26 for more information
about the slew rate and drive strength specification.
Table 2-23 IGLOO I/O Default Attributes
I/O Standards
SLEW
(output only)
OUT_DRIVE
(output only)
SKEW
(tribuf and
bibuf only)
RES_PULL
OUT_LOAD
(output
only)
COMBINE_REGISTER
LVTTL/LVCMOS 3.3 V
See
See
Off
None
35 pF
–
LVCMOS 2.5 V
Off
None
35 pF
–
LVCMOS 2.5/5.0 V
Off
None
35 pF
–
LVCMOS 1.8 V
Off
None
35 pF
–
LVCMOS 1.5 V
Off
None
35 pF
–
PCI (3.3 V)
Off
None
10 pF
–
PCI-X (3.3 V)
Off
None
10 pF
–
LVDS, BLVDS, M-LVDS
Off
None
0 pF
–
LVPECL
Off
None
0 pF
–
Table 2-24 IGLOO Output Drive (OUT_DRIVE) for Standard I/O Bank Type (AGL030 device)
I/O Standards
OUT_DRIVE (mA)
Slew
246
8
LVTTL/LVCMOS 3.3 V
High
Low
LVCMOS 2.5 V
High
Low
LVCMOS 1.8 V
––
High
Low
LVCMOS 1.5 V
–––
High
Low
Note: Refer to Table 2-14 on page 2-31 for I/O bank type definition.
相關PDF資料 |
PDF描述 |
|---|---|
| AGL10005-FFGG484 | FPGA, 1000000 GATES, 250 MHz, PBGA484 |
| AGL10005-FG144 | FPGA, 1000000 GATES, 250 MHz, PBGA144 |
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| AGL10005-FG256 | FPGA, 1000000 GATES, 250 MHz, PBGA144 |
| AGL10005-FG484I | FPGA, 1000000 GATES, 250 MHz, PBGA484 |
相關代理商/技術參數(shù) |
參數(shù)描述 |
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