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參數(shù)資料
| 型號(hào)： | AGL10005-FG484 |
| 元件分類： | FPGA |
| 英文描述： | FPGA, 1000000 GATES, 250 MHz, PBGA484 |
| 封裝： | 13 X 13 MM, 1 MM PITCH, FBGA-144 |
| 文件頁數(shù)： | 3/204頁 |
| 文件大?。?/td> | 2800K |
| 代理商： | AGL10005-FG484 |
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IGLOO Low-Power Flash FPGAs with Flash*Freeze Technology
3- 20
Advanced v0.1
Table 3-25 Summary of Maximum and Minimum DC Input Levels Applicable to Commercial and Industrial Conditions
DC I/O Standards
Commercial1
Industrial2
IIL
IIH
IIL
IIH
A
3.3 V LVTTL /3.3 V LVCMOS
10
15
2.5 V LVCMOS
10
15
1.8 V LVCMOS
10
15
1.5 V LVCMOS
10
15
3.3 V PCI
10
15
3.3 V PCI-X
10
15
Notes:
1. Commercial range (0°C < TJ < 70°C)
2. Industrial range (–40°C < TJ < 85°C)
Summary of I/O Timing Characteristics – Default I/O Software Settings
Table 3-26 Summary of AC Measuring Points
Standard
Measuring Trip Point (Vtrip)
3.3 V LVTTL / 3.3 V LVCMOS
1.4 V
2.5 V LVCMOS
1.2 V
1.8 V LVCMOS
0.90 V
1.5 V LVCMOS
0.75 V
3.3 V PCI
0.285 * VCCI (RR)
0.615 * VCCI (FF)
3.3 V PCI-X
0.285 * VCCI (RR)
0.615 * VCCI (FF)
Table 3-27 I/O AC Parameter Definitions
Parameter
Parameter Definition
tDP
Data to Pad delay through the Output Buffer
tPY
Pad to Data delay through the Input Buffer
tDOUT
Data to Output Buffer delay through the I/O interface
tEOUT
Enable to Output Buffer Tristate Control delay through the I/O interface
tDIN
Input Buffer to Data delay through the I/O interface
tHZ
Enable to Pad delay through the Output Buffer—HIGH to Z
tZH
Enable to Pad delay through the Output Buffer—Z to HIGH
tLZ
Enable to Pad delay through the Output Buffer—LOW to Z
tZL
Enable to Pad delay through the Output Buffer—Z to LOW
tZHS
Enable to Pad delay through the Output Buffer with delayed enable—Z to HIGH
tZLS
Enable to Pad delay through the Output Buffer with delayed enable—Z to LOW
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PDF描述 |
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