參數(shù)資料
型號(hào)： AM79C975VCW
廠商： ADVANCED MICRO DEVICES INC
元件分類： 微控制器/微處理器
英文描述： PCnet⑩-FAST III Single-Chip 10/100 Mbps PCI Ethernet Controller with Integrated PHY
中文描述： 5 CHANNEL(S), 100M bps, LOCAL AREA NETWORK CONTROLLER, PQFP176
封裝： TQFP-176
文件頁數(shù)： 131/304頁
文件大?。?/td> 2092K
代理商： AM79C975VCW
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Am79C973/Am79C975
131
P R E L I M I N A R Y
means that the software can read CSR5 and write back
the value just read to clear the interrupt condition.
Bit
Name
Description
31-16
RES
Reserved locations. Written as
zeros and read as undefined.
15
TOKINTD
Transmit OK Interrupt Disable. If
TOKINTD is set to 1, the TINT bit
in CSR0 will not be set when a
transmission was successful.
Only a transmit error will set the
TINT bit.
TOKINTD has no effect when
LTINTEN (CSR5, bit 14) is set to
1. A transmit descriptor with
LTINT set to 1 will always cause
TINT to be set to 1, independent
of the success of the transmis-
sion.
Read/Write accessible always.
TOKINTD
is
H_RESET or S_RESET and is
unaffected by STOP.
cleared
by
14
LTINTEN
Last Transmit Interrupt Enable.
When set to 1, the LTINTEN bit
will
cause
the
Am79C975 controller to read bit
28 of TMD1 as LTINT. The set-
ting LTINT will determine if TINT
will be set at the end of the trans-
mission.
Am79C973/
Read/Write accessible always.
LTINTEN
is
H_RESET or S_RESET and is
unaffected by STOP.
cleared
by
13-12
RES
Reserved locations. Written as
zeros and read as undefined.
11
SINT
System Interrupt is set by the
Am79C973/Am79C975 controller
when it detects a system error
during a bus master transfer on
the PCI bus. System errors are
data parity error, master abort, or
a target abort. The setting of
SINT due to data parity error is
not dependent on the setting of
PERREN (PCI Command regis-
ter, bit 6).
When SINT is set, INTA is assert-
ed if the enable bit SINTE is 1.
Note that the assertion of an in-
terrupt due to SINT is not depen-
dent on the state of the INEA bit,
since INEA is cleared by the
STOP reset generated by the
system error.
Read/Write accessible always.
SINT is cleared by the host by
writing a 1. Writing a 0 has no ef-
fect. The state of SINT is not af-
fected by clearing any of the PCI
Status register bits that get set
when
a
data
(DATAPERR, bit 8), master abort
(RMABORT, bit 13), or target
abort (RTABORT, bit 12) occurs.
SINT is cleared by H_RESET or
S_RESET and is not affected by
setting the STOP bit.
parity
error
10
SINTE
System Interrupt Enable. If SIN-
TE is set, the SINT bit will be able
to set the INTR bit.
Read/Write accessible always.
SINTE is set to 0 by H_RESET or
S_RESET and is not affected by
setting the STOP bit.
9-8
RES
Reserved locations. Written as
zeros and read as undefined.
7
EXDINT
Excessive Deferral Interrupt is
set
by
the
Am79C975 controller when the
transmitter has experienced Ex-
cessive Deferral on a transmit
frame, where Excessive Deferral
is defined in the ISO 8802-3
(IEEE/ANSI 802.3) standard.
Am79C973/
When EXDINT is set, INTA is as-
serted if the enable bit EXDINTE
is 1.
Read/Write accessible always.
EXDINT is cleared by the host by
writing a 1. Writing a 0 has no ef-
fect. EXDINT is cleared by
H_RESET and is not affected by
S_RESET or setting the STOP
bit.
6
EXDINTE
Excessive Deferral Interrupt En-
able. If EXDINTE is set, the
EXDINT bit will be able to set the
INTR bit.
相關(guān)PDF資料
PDF描述
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參數(shù)描述
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AM79C976KCW 制造商:AMD 制造商全稱:Advanced Micro Devices 功能描述:PCnet-PRO⑩ 10/100 Mbps PCI Ethernet Controller
AM79C976KD 制造商:Advanced Micro Devices 功能描述:ETHERNET:MEDIA ACCESS CONTROLLER (MAC)
AM79C976KF 制造商:Advanced Micro Devices 功能描述:Ethernet CTLR Single Chip 10Mbps/100Mbps 3.3V 208-Pin PQFP 制造商:AMD (Advanced Micro Devices) 功能描述:Ethernet CTLR Single Chip 10Mbps/100Mbps 3.3V 208-Pin PQFP
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