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參數(shù)資料
| 型號： | APA075-TQG144I |
| 廠商： | Microsemi SoC |
| 文件頁數(shù)： | 137/178頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC FPGA PROASIC+ 75K 144-TQFP |
| 標(biāo)準(zhǔn)包裝： | 60 |
| 系列： | ProASICPLUS |
| RAM 位總計： | 27648 |
| 輸入/輸出數(shù)： | 107 |
| 門數(shù)： | 75000 |
| 電源電壓： | 2.3 V ~ 2.7 V |
| 安裝類型： | 表面貼裝 |
| 工作溫度： | -40°C ~ 85°C |
| 封裝/外殼： | 144-LQFP |
| 供應(yīng)商設(shè)備封裝： | 144-TQFP（20x20） |
第1頁第2頁第3頁第4頁第5頁第6頁第7頁第8頁第9頁第10頁第11頁第12頁第13頁第14頁第15頁第16頁第17頁第18頁第19頁第20頁第21頁第22頁第23頁第24頁第25頁第26頁第27頁第28頁第29頁第30頁第31頁第32頁第33頁第34頁第35頁第36頁第37頁第38頁第39頁第40頁第41頁第42頁第43頁第44頁第45頁第46頁第47頁第48頁第49頁第50頁第51頁第52頁第53頁第54頁第55頁第56頁第57頁第58頁第59頁第60頁第61頁第62頁第63頁第64頁第65頁第66頁第67頁第68頁第69頁第70頁第71頁第72頁第73頁第74頁第75頁第76頁第77頁第78頁第79頁第80頁第81頁第82頁第83頁第84頁第85頁第86頁第87頁第88頁第89頁第90頁第91頁第92頁第93頁第94頁第95頁第96頁第97頁第98頁第99頁第100頁第101頁第102頁第103頁第104頁第105頁第106頁第107頁第108頁第109頁第110頁第111頁第112頁第113頁第114頁第115頁第116頁第117頁第118頁第119頁第120頁第121頁第122頁第123頁第124頁第125頁第126頁第127頁第128頁第129頁第130頁第131頁第132頁第133頁第134頁第135頁第136頁當(dāng)前第137頁第138頁第139頁第140頁第141頁第142頁第143頁第144頁第145頁第146頁第147頁第148頁第149頁第150頁第151頁第152頁第153頁第154頁第155頁第156頁第157頁第158頁第159頁第160頁第161頁第162頁第163頁第164頁第165頁第166頁第167頁第168頁第169頁第170頁第171頁第172頁第173頁第174頁第175頁第176頁第177頁第178頁
ProASICPLUS Flash Family FPGAs
v5.9
2-51
Module Delays
Sample Macrocell Library Listing
Figure 2-26 Module Delays
Table 2-47 Worst-Case Military Conditions1
VDD = 2.3 V, TJ = 70 C, TJ = 70°C, TJ = 125°C for Military/MIL-STD-883
Cell Name
Description
Std.
Max
Min
Units
NAND2
2-Input NAND
0.5
ns
AND2
2-Input AND
0.7
ns
NOR3
3-Input NOR
0.8
ns
MUX2L
2-1 MUX with Active Low Select
0.5
ns
OA21
2-Input OR into a 2-Input AND
0.8
ns
XOR2
2-Input Exclusive OR
0.6
ns
LDL
Active Low Latch (LH/HL)
LH2
0.9
ns
CLK-Q
HL2
0.8
ns
tsetup
0.7
ns
thold
0.1
ns
DFFL
Negative Edge-Triggered D-type Flip-Flop (LH/HL)
CLK-Q
LH2
0.9
ns
HL2
0.8
ns
tsetup
0.6
ns
thold
0.0
ns
Notes:
1. Intrinsic delays have a variable component, coupled to the input slope of the signal. These numbers assume an input slope typical of
local interconnect.
2. LH and HL refer to the Q transitions from Low to High and High to Low, respectively.
A
B
50%
Y
50%
50% 50%
50%
C
50%50%
50%
t
DALH
t
DBLH
t
DAHL
t
DBHL
t
DCHL
t
DCLH
A
B
C
Y
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| APA075-TQ144I | IC FPGA PROASIC+ 75K 144-TQFP |
| ABC43DRYH-S93 | CONN EDGECARD 86POS DIP .100 SLD |
| A42MX09-PLG84A | IC FPGA MX SGL CHIP 14K 84-PLCC |
| ESC65DRTS-S734 | CONN EDGECARD 130PS DIP .100 SLD |
| EMC49DRAS | CONN EDGECARD 98POS R/A .100 SLD |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| APA075-TQGB | 制造商:ACTEL 制造商全稱:Actel Corporation 功能描述:ProASIC Flash Family FPGAs |
| APA075-TQGES | 制造商:ACTEL 制造商全稱:Actel Corporation 功能描述:ProASIC Flash Family FPGAs |
| APA075-TQGI | 制造商:ACTEL 制造商全稱:Actel Corporation 功能描述:ProASIC Flash Family FPGAs |
| APA075-TQGM | 制造商:ACTEL 制造商全稱:Actel Corporation 功能描述:ProASIC Flash Family FPGAs |
| APA075-TQGPP | 制造商:ACTEL 制造商全稱:Actel Corporation 功能描述:ProASIC Flash Family FPGAs |
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