ProASICPLUS Flash Family FPGAs 2- 48 v5.9 Global Input Buffer Delays Table 2-" />
參數(shù)資料
型號： APA600-FG256A
廠商： Microsemi SoC
文件頁數(shù)： 133/178頁
文件大?。?/td> 0K
描述： IC FPGA PROASIC+ 600K 256-FBGA
標準包裝： 90
系列： ProASICPLUS
RAM 位總計： 129024
輸入/輸出數(shù)： 186
門數(shù)： 600000
電源電壓： 2.375 V ~ 2.625 V
安裝類型： 表面貼裝
工作溫度： -40°C ~ 125°C
封裝/外殼： 256-LBGA
供應商設備封裝： 256-FPBGA（17x17）
ProASICPLUS Flash Family FPGAs
2- 48
v5.9
Global Input Buffer Delays
Table 2-39 Worst-Case Commercial Conditions
VDDP = 3.0 V, VDD = 2.3 V, TJ = 70°C
Macro Type
Description
Max. tINYH
1
Max. tINYL
2
Units
Std.3
GL33
3.3 V, CMOS Input Levels4, No Pull-up Resistor
1.0
1.1
ns
GL33S
3.3 V, CMOS Input Levels4, No Pull-up Resistor, Schmitt Trigger
1.0
1.1
ns
PECL
PPECL Input Levels
1.0
1.1
ns
Notes:
1. tINYH = Input Pad-to-Y High
2. tINYL = Input Pad-to-Y Low
3. Applies to Military ProASICPLUS devices.
4. LVTTL delays are the same as CMOS delays.
5. For LP Macros, VDDP = 2.3 V for delays.
Table 2-40 Worst-Case Commercial Conditions
VDDP = 2.3 V, VDD = 2.3 V, TJ = 70°C
Macro Type
Description
Max. tINYH
1
Max. tINYL
2
Units
Std.3
GL25LP
2.5 V, CMOS Input Levels4, Low Power
1.1
1.0
ns
GL25LPS
2.5 V, CMOS Input Levels4, Low Power, Schmitt Trigger
1.3
1.0
ns
Notes:
1. tINYH = Input Pad-to-Y High
2. tINYL = Input Pad-to-Y Low
3. Applies to Military ProASICPLUS devices.
4. LVTTL delays are the same as CMOS delays.
5. For LP Macros, VDDP =2.3 V for delays.
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