參數(shù)資料
型號(hào): AT32AP7001-ALUT
廠商: Atmel
文件頁數(shù): 9/65頁
文件大小: 0K
描述: IC MCU 32BIT AVR32 208-LQFP
產(chǎn)品培訓(xùn)模塊: MCU Product Line Introduction
標(biāo)準(zhǔn)包裝: 180
系列: AVR®32 AP7
核心處理器: AVR
芯體尺寸: 32-位
速度: 150MHz
連通性: EBI/EMI,I²C,MMC,PS2,SPI,SSC,UART/USART,USB
外圍設(shè)備: AC'97,DMA,I²S,POR,PWM,WDT
輸入/輸出數(shù): 90
程序存儲(chǔ)器類型: ROMless
RAM 容量: 32K x 8
電壓 - 電源 (Vcc/Vdd): 1.65 V ~ 1.95 V
數(shù)據(jù)轉(zhuǎn)換器: D/A 2x16b
振蕩器型: 內(nèi)部
工作溫度: -40°C ~ 85°C
封裝/外殼: 208-LQFP
包裝: 托盤
配用: ATAVRONEKIT-ND - KIT AVR/AVR32 DEBUGGER/PROGRMMR
ATNGW100-ND - KIT AVR32 NETWORK GATEWAY
ATSTK1000-ND - KIT STARTER FOR AVR32AP7000
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32015G–AVR32–09/09
AT32AP7001
Figure 7-1.
Overview of the AVR32 AP CPU
7.2.1
Pipeline Overview
AVR32 AP is a pipelined processor with seven pipeline stages. The pipeline has three subpipes,
namely the Multiply pipe, the Execute pipe and the Data pipe. These pipelines may execute dif-
ferent instructions in parallel. Instructions are issued in order, but may complete out of order
(OOO) since the subpipes may be stalled individually, and certain operations may use a subpipe
for several clock cycles.
Figure 7-2 on page 18 shows an overview of the AVR32 AP pipeline stages.
AVR32 CPU pipeline with Java accelerator
Dcache
controller
HSB
master
Icache
controller
HSB
master
32
-entr
yTLB
8-
entr
yuTLB
4-
entr
yuTLB
MMU
Hi
g
hSpe
e
dBus
Hi
g
hSpe
e
dBus
Cache RAM interface
BTB RAM interface
Tightly Coupled Bus
OCD
system
OCD
interface
Reset
control
Re
se
tinterface
Int
er
ru
pt
c
ontro
lle
r
in
te
rf
ace
JTAG
control
JT
AG
interface
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