參數(shù)資料
型號： AT89LP4052-16PU
廠商： Atmel
文件頁數(shù)： 75/94頁
文件大?。?/td> 0K
描述： IC 8051 MCU FLASH 4K 20DIP
標(biāo)準(zhǔn)包裝： 18
系列： 89LP
核心處理器： 8051
芯體尺寸： 8-位
速度： 16MHz
連通性： SPI，UART/USART
外圍設(shè)備： 欠壓檢測/復(fù)位，POR，PWM，WDT
輸入/輸出數(shù)： 15
程序存儲器容量： 4KB（4K x 8）
程序存儲器類型： 閃存
RAM 容量： 256 x 8
電壓 - 電源 (Vcc/Vdd)： 2.4 V ~ 5.5 V
振蕩器型： 內(nèi)部
工作溫度： -40°C ~ 85°C
封裝/外殼： 20-DIP（0.300"，7.62mm）
包裝： 管件
77
3547J–MICRO–10/09
AT89LP2052/LP4052
23.5.6
ISP Command Sequence
The ISP multi-byte command sequence is shown in Figure 23-27.
SS should be brought low before the first byte in a command is sent and brought back high
after the final byte in the command has been sent. The command is not complete until SS
returns high.
Command bytes are issued serially on MOSI (P1.5).
Data bytes are output serially on MISO (P1.6).
Figure 23-27. ISP Command Sequence
70
654321
7
0
654321
7
0
654321
7
0
654321
70
654321
SS
SCK
MOSI
MISO
Preamble
Opcode
Address High
Address Low
Data In
Data Out
X
Table 23-4.
Serial Programming Interface Parameters
Symbol
Parameter
Min
Max
Units
tSCK
Serial Clock Cycle Time
200
ns
t
SHSL
Clock High Time
100
ns
t
SLSH
Clock Low Time
50
ns
tSR
Rise Time
25
ns
t
SF
Fall Time
25
ns
t
SIS
Serial Input Setup Time
10
ns
tSIH
Serial Input Hold Time
10
ns
t
SOH
Serial Output Hold Time
10
ns
t
SOV
Serial Output Valid Time
35
ns
tSOE
Output Enable Time
10
ns
t
SOX
Output Disable Time
25
ns
t
SSE
SS Enable Lead Time
100
ns
tSSD
SS Disable Lag Time
100
ns
t
WRC
Wire Cycle Time
4.5
ms
t
ERS
Erase Cycle Time
9
ms
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PDF描述
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