參數(shù)資料
型號(hào)： AT89LP4052-16XU
廠商： Atmel
文件頁(yè)數(shù)： 10/94頁(yè)
文件大?。?/td> 0K
描述： IC 8051 MCU FLASH 4K 20TSSOP
標(biāo)準(zhǔn)包裝： 74
系列： 89LP
核心處理器： 8051
芯體尺寸： 8-位
速度： 16MHz
連通性： SPI，UART/USART
外圍設(shè)備： 欠壓檢測(cè)/復(fù)位，POR，PWM，WDT
輸入/輸出數(shù)： 15
程序存儲(chǔ)器容量： 4KB（4K x 8）
程序存儲(chǔ)器類型： 閃存
RAM 容量： 256 x 8
電壓 - 電源 (Vcc/Vdd)： 2.4 V ~ 5.5 V
振蕩器型： 內(nèi)部
工作溫度： -40°C ~ 85°C
封裝/外殼： 20-TSSOP（0.173"，4.40mm 寬）
包裝： 管件
18
3547J–MICRO–10/09
AT89LP2052/LP4052
If a request is active and conditions are met for it to be acknowledged, a hardware subroutine
call to the requested service routine will be the next instruction executed. The call itself takes
four cycles. Thus, a minimum of five complete clock cycles elapsed between activation of an
interrupt request and the beginning of execution of the first instruction of the service routine.
A longer response time results if the request is blocked by one of the previously listed condi-
tions. If an interrupt of equal or higher priority level is already in progress, the additional wait time
depends on the nature of the other interrupt's service routine. If the instruction in progress is not
in its final clock cycle, the additional wait time cannot be more than 3 cycles, since the longest
are only 4 cycles long. If the instruction in progress is RETI or an access to IE or IP, the addi-
tional wait time cannot be more than 7 cycles (a maximum of three more cycles to complete the
instruction in progress, plus a maximum of 4 cycles to complete the next instruction). Thus, in a
single-interrupt system, the response time is always more than 5 clock cycles and less than
13 clock cycles. See Figures 14-1 and 14-2.
Figure 14-1. Minimum Interrupt Response Time
Figure 14-2. Maximum Interrupt Response Time
Clock Cycles
INT0
IE0
15
Instruction
LCALL
1st ISR Instr.
Cur. Instr.
Ack.
Clock Cycles
INT0
IE0
113
Instruction
RETI
4 Cyc. Instr.
LCALL
1st ISR In
Ack.
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PDF描述
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參數(shù)描述
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