參數(shù)資料
型號： AT89LP4052-20PU
廠商： Atmel
文件頁數(shù)： 57/94頁
文件大?。?/td> 0K
描述： IC 8051 MCU FLASH 4K 20DIP
產(chǎn)品培訓(xùn)模塊： MCU Product Line Introduction
標(biāo)準(zhǔn)包裝： 18
系列： 89LP
核心處理器： 8051
芯體尺寸： 8-位
速度： 20MHz
連通性： SPI，UART/USART
外圍設(shè)備： 欠壓檢測/復(fù)位，POR，PWM，WDT
輸入/輸出數(shù)： 15
程序存儲器容量： 4KB（4K x 8）
程序存儲器類型： 閃存
RAM 容量： 256 x 8
電壓 - 電源 (Vcc/Vdd)： 2.4 V ~ 5.5 V
振蕩器型： 內(nèi)部
工作溫度： -40°C ~ 85°C
封裝/外殼： 20-DIP（0.300"，7.62mm）
包裝： 管件
產(chǎn)品目錄頁面： 616 (CN2011-ZH PDF)
60
3547J–MICRO–10/09
AT89LP2052/LP4052
Figure 23-2. Flash Parallel Programming Device Connections
Note:
Sampling of pin P3.1 (RDY/BSY) is optional. During Parallel Programming, P3.1 will be pulled low
while the device is busy. Note that it does not require an external passive pull-up to VCC.
While CS is high, the interface is reset to its default state and P1 is tri-stated. CS should be
brought low before the first byte of a command is issued, and should return high only after the
last byte of the command has been strobed. Figure 23-3 shows a generic parallel write com-
mand sequence. Command, address, and data bytes are sampled from P1 on the rising edge of
the XTAL1 pulse. Figure 23-4 shows a generic parallel read command sequence. Command
and address bytes are sampled from P1 on the rising edge of the XTAL1 pulse. At the falling
edge of the fourth XTAL1 pulse the device enables P1 to output data. The data remains on P1
until CS is brought high. During reads the parallel programmer should tri-state P1 before the
negative edge of the fourth XTAL1 pulse to avoid bus contention.
Figure 23-3. Parallel Write Command Sequence
Figure 23-4. Parallel Read Command Sequence
AT89LP2052/LP4052
VCC
P1
RST
P3.1
X TAL 1
P3.2
GND
2.7 to 5.5V
R DY/BSY
CS
VPP
DATA
AAh
OPCODE
ADDRH
ADDRL
DATAIN
CS
XTAL1
P1
AAh
OPCODE
ADDRH
ADDRL
DATAOUT
CS
XTAL1
P1
相關(guān)PDF資料
PDF描述
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參數(shù)描述
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