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參數(shù)資料
| 型號： | AT89LP428-20MH |
| 廠商： | Atmel |
| 文件頁數(shù)： | 149/149頁 |
| 文件大小： | 0K |
| 描述： | MCU 8051 4K FLASH SPI 32VQFN |
| 產(chǎn)品培訓(xùn)模塊： | MCU Product Line Introduction |
| 標(biāo)準(zhǔn)包裝： | 490 |
| 系列： | 89LP |
| 核心處理器： | 8051 |
| 芯體尺寸： | 8-位 |
| 速度： | 20MHz |
| 連通性： | SPI，UART/USART |
| 外圍設(shè)備： | 欠壓檢測/復(fù)位，POR，PWM，WDT |
| 輸入/輸出數(shù)： | 30 |
| 程序存儲(chǔ)器容量： | 4KB（4K x 8） |
| 程序存儲(chǔ)器類型： | 閃存 |
| EEPROM 大?。?/td> | 512 x 8 |
| RAM 容量： | 768 x 8 |
| 電壓 - 電源 (Vcc/Vdd)： | 2.4 V ~ 5.5 V |
| 振蕩器型： | 內(nèi)部 |
| 工作溫度： | -40°C ~ 85°C |
| 封裝/外殼： | 32-VFQFN 裸露焊盤 |
| 包裝： | 托盤 |
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3654A–MICRO–8/09
AT89LP428/828
interrupt flag are not guaranteed to be stable for 10 s. The corresponding comparator interrupt
should not be enabled during that time, and the comparator interrupt flag must be cleared before
the interrupt is enabled in order to prevent an immediate interrupt service. Before enabling the
comparators, the analog inputs should be tristated by putting P2.4, P2.5, P2.6 and P2.7 into
input-only mode. See “Port 2 Analog Functions” on page 38.
Figure 18-1. Dual Comparator Block Diagram
Each comparator may be configured to cause an interrupt under a variety of output value condi-
tions by setting the CMx
2-0 bits in ACSRx. The comparator interrupt flags CFx in ACSRx are set
whenever the comparator outputs match the conditions specified by CMx
2-0. The flags may be
polled by software or may be used to generate an interrupt and must be cleared by software.
Both comparators share a common interrupt vector. If both comparators are enabled, the user
needs to read the flags after entering the interrupt service routine to determine which compara-
tor caused the interrupt.
The CAC
1-0 and CBC1-0 bits in AREF control when the comparator interrupts sample the com-
parator outputs. Normally, the outputs are sampled every clock system; however, the outputs
may also be sampled whenever Timer 0, Timer 1 or Timer 2 overflows. These settings allow the
comparators to be sampled at a specific time or to reduce the number of comparator events
seen by the system when using level sensitive modes. The comparators will continue to function
during Idle mode. If this is not the desired behavior, the comparators should be disabled before
entering Idle. The comparators are always disabled during Power-down mode.
A
B
(P2.5) AIN1
(P2.6) AIN2
(P2.4) AIN0
(P2.7) AIN3
11
10
01
00
11
10
01
00
RFB1
RFB0
RFA1
RFA0
11
10
01
00
11
10
01
00
CSB0
CSB1
CSA0
CSA1
CMPB (P4.7)
CMPA (P4.6)
CMB0
CMB1
CMB2
CMA0
CMA1
CMA2
CFB
CFA
EC
Interrupt
VAREF
VAREF-Δ
VAREF+Δ
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