參數(shù)資料
型號(hào)： AT89S8253-24AU
廠商： Atmel
文件頁(yè)數(shù)： 20/60頁(yè)
文件大?。?/td> 0K
描述： IC MCU 12K FLASH 24MHZ 44-TQFP
產(chǎn)品培訓(xùn)模塊： MCU Product Line Introduction
標(biāo)準(zhǔn)包裝： 160
系列： 89S
核心處理器： 8051
芯體尺寸： 8-位
速度： 24MHz
連通性： SPI，UART/USART
外圍設(shè)備： POR，WDT
輸入/輸出數(shù)： 32
程序存儲(chǔ)器容量： 12KB（12K x 8）
程序存儲(chǔ)器類(lèi)型： 閃存
EEPROM 大?。?/td> 2K x 8
RAM 容量： 256 x 8
電壓 - 電源 (Vcc/Vdd)： 2.7 V ~ 5.5 V
振蕩器型： 內(nèi)部
工作溫度： -40°C ~ 85°C
封裝/外殼： 44-TQFP
包裝： 托盤(pán)
產(chǎn)品目錄頁(yè)面： 616 (CN2011-ZH PDF)
27
3286P–MICRO–3/10
AT89S8253
Figure 14-3. SPI Shift Register Diagram
The CPHA (Clock PHAse), CPOL (Clock POLarity), and SPR (Serial Peripheral clock Rate =
baud rate) bits in SPCR control the shape and rate of SCK. The two SPR bits provide four possi-
ble clock rates when the SPI is in master mode. In slave mode, the SPI will operate at the rate of
the incoming SCK as long as it does not exceed the maximum bit rate. There are also four pos-
sible combinations of SCK phase and polarity with respect to the serial data. CPHA and CPOL
determine which format is used for transmission. The SPI data transfer formats are shown in
Figure 14-4 and Figure 14-5. To prevent glitches on SCK from disrupting the interface, CPHA,
CPOL, and SPR should be set up before the interface is enabled, and the master device should
be enabled before the slave device(s).
Table 14-4.
SPI Master Characteristics
Symbol
Parameter
Min
Max
Units
tCLCL
Oscillator Period
41.6
ns
t
SCK
Serial Clock Cycle Time
4t
CLCL
ns
t
SHSL
Clock High Time
t
SCK/2 - 25
ns
tSLSH
Clock Low Time
tSCK/2 - 25
ns
t
SR
Rise Time
25
ns
t
SF
Fall Time
25
ns
tSIS
Serial Input Setup Time
10
ns
t
SIH
Serial Input Hold Time
10
ns
t
SOH
Serial Output Hold Time
10
ns
tSOV
Serial Output Valid Time
35
ns
2:1
MUX
2:1
MUX
Serial Master
Serial Slave
LATCH
DQ
CLK
LATCH
DQ
CLK
LATCH
DQ
CLK
LATCH
DQ
CLK
Parallel Slave
(Read Buffer)
Parallel Master
(Write Buffer)
Serial Out
Receive
Byte
Serial In
Transmit
Byte
8
7
8
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