參數(shù)資料
型號： AX1000-1FGG896I
元件分類： FPGA
英文描述： FPGA, 12096 CLBS, 612000 GATES, 763 MHz, PBGA896
封裝： 1 MM PITCH, FBGA-896
文件頁數(shù)： 151/230頁
文件大小： 6485K
代理商： AX1000-1FGG896I
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Axcelerator Family FPGAs
v2.8
2-13
For example, if LVTTL 3.3V (VREF= 1.0V) is used, then the
other available (i.e. compatible) I/O standards in the
same bank are LVTTL 3.3V PCI/PCI-X, GTL+, and LVPECL.
Also note that when multiple I/O standards are used
within a bank, the voltage tolerance will be limited to
the minimum tolerance of all I/O standards used in the
bank.
Table 2-13 Legal I/O Usage Matrix
I/O Standard
LV
TTL
3.3V
LV
CMOS
2.
5V
LV
C
M
O
S
1
.8
V
LV
CMOS1.5
V
(JESD8
-11)
3
.3V
PCI/PCI-X
GTL
+
(3.3V
)
GTL
+
(2.5V
)
HSTL
Class
I
(1.5V)
SSTL2
Cl
ass
I
&
II
(2.
5
V)
SSTL3
Cl
ass
I
&
II
(3.
3
V)
LV
D
S
(
2
.5
V)
LV
PECL
(3
.3V)
LVTTL 3.3V (VREF=1.0V)
–––
–
–––
LVTTL 3.3V(VREF=1.5V)
–––
–––
–
–
LVCMOS 2.5V (VREF=1.0V)
–
––––
––
–
–
LVCMOS 2.5V (VREF=1.25V)
–
––––––
–
–
LVCMOS1.8V
–
–––––
–
LVCMOS1.5V (VREF=1.75V) (JESD8-11)
–
–––
–––
–
3.3V PCI/PCI-X (VREF=1.0V)
–––
–
–––
3.3V PCI/PCI-X (VREF=1.5V)
–––
–––
–
–
GTL + (3.3V)
–––
–
–––
GTL + (2.5V)
–
––––
–
–––
–
HSTL Class I
–
–––
–––
–
SSTL2 Class I & II
–
––––––
–
–
SSTL3 Class I & II
–––
–––
–
–
LVDS (VREF=1.0V)
–
––––
––
–
–
LVDS (VREF=1.25V)
–
––––––
–
–
LVPECL (VREF=1.0V)
–––
–
–––
LVPECL (VREF=1.5V)
–––
–––
–
–
Notes:
1. Note that GTL+ 2.5V is not supported across the full military temperature range.
2. A "
" indicates whether standards can be used within a bank at the same time.
Examples:
a) LVTTL can be used with 3.3V PCI and GTL+ (3.3V), when VREF = 1.0V (GTL+ requirement).
b) LVTTL can be used with 3.3V PCI and SSTL3 Class I and II, when VREF = 1.5V (SSTL3 requirement).
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PDF描述
AX1000-1FGG896M FPGA, 12096 CLBS, 612000 GATES, 763 MHz, PBGA896
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