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Axcelerator Family FPGAs
v2.8
2-71
Clock Skew Minimization
Figure 2-56 indicates how feedback from the clock network can be used to create minimal skew between the distributed
clock network and the input clock. The input clock is fed to the reference clock input of the PLL. The output clock (CLK2)
feeds a routed clock network. The feedback input to the PLL uses a clock input delayed by a routing network. The PLL then
adjusts the phase of the input clock to match the delayed clock, thus providing nearly zero effective skew between the two
clocks. Refer to Actel’s Axcelerator Family PLL and Clock Management application note for more information.
Figure 2-56 Using the PLL for Clock Deskewing
QCLR
Delay Line
PLL
RefCLK
FB
6
/j
6
CLK1
PowerDown
Input Clock
Clock Network
Lock
CLK2
FBMuxSel
5
DividerI
DelayLine
DividerJ
LowFreq
3
Osc
÷1
133 MHz
D
Q
SET
133 MHz
Delay Line
/i
/i Delay
Match
/i Delay
Match
相關PDF資料 |
PDF描述 |
|---|---|
| AX1000-1FGG896M | FPGA, 12096 CLBS, 612000 GATES, 763 MHz, PBGA896 |
| AX1000-1FGG896 | FPGA, 12096 CLBS, 612000 GATES, 763 MHz, PBGA896 |
| AX1000-2BG729IX79 | FPGA, 12096 CLBS, 612000 GATES, 870 MHz, PBGA729 |
| AX1000-2BG729I | FPGA, 12096 CLBS, 612000 GATES, 870 MHz, PBGA729 |
| AX1000-2BG729X79 | FPGA, 12096 CLBS, 612000 GATES, 870 MHz, PBGA729 |
相關代理商/技術參數(shù) |
參數(shù)描述 |
|---|---|
| AX1000-1FGG896M | 制造商:Microsemi Corporation 功能描述:FPGA Axcelerator Family 612K Gates 12096 Cells 763MHz 0.15um (CMOS) Technology 1.5V 896-Pin FBGA 制造商:Microsemi Corporation 功能描述:FPGA AXCELERATOR 612K GATES 12096 CELLS 763MHZ 0.15UM 1.5V 8 - Trays |
| AX1000-1FGG896PP | 制造商:ACTEL 制造商全稱:Actel Corporation 功能描述:Axcelerator Family FPGAs |
| AX1000-1LG624M | 制造商:Microsemi Corporation 功能描述:AXCELERATOR-1,000,000 GATES - Trays 制造商:Microsemi Corporation 功能描述:IC FPGA 418 I/O 624LGA |
| AX1000-1PQ896 | 制造商:ACTEL 制造商全稱:Actel Corporation 功能描述:Axcelerator Family FPGAs |
| AX1000-1PQ896B | 制造商:ACTEL 制造商全稱:Actel Corporation 功能描述:Axcelerator Family FPGAs |
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