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參數(shù)資料
| 型號： | AX1000-2BG729I |
| 廠商： | Microsemi SoC |
| 文件頁數(shù)： | 176/262頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC FPGA AXCELERATOR 1M 729-PBGA |
| 標(biāo)準(zhǔn)包裝： | 24 |
| 系列： | Axcelerator |
| 邏輯元件/單元數(shù)： | 12096 |
| RAM 位總計： | 165888 |
| 輸入/輸出數(shù)： | 516 |
| 門數(shù)： | 1000000 |
| 電源電壓： | 1.425 V ~ 1.575 V |
| 安裝類型： | 表面貼裝 |
| 工作溫度： | -40°C ~ 85°C |
| 封裝/外殼： | 729-BBGA |
| 供應(yīng)商設(shè)備封裝： | 729-PBGA（35x35） |
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Axcelerator Family FPGAs
Re vi s i on 18
4-3
Revision 12
(v2.4)
Revised ordering information and timing data to reflect phase out of –3 speed
grade options.
Table 2-3 was updated.
Revision 11
(v2.3)
The "Packaging Data" section is new.
Table 2-2 was updated.
"VCCDA Supply Voltage" was updated.
"PRA/B/C/D Probe A, B, C and D" was updated.
The "User I/Os" was updated.
Revision 10
(v2.2)
Figure 1-3 was updated.
Table 2-2 was updated.
The "Power-Up/Down Sequence" section was updated.
Table 2-4 was updated.
Table 2-5 was updated.
The "Timing Characteristics" section was added.
Table 2-7 was updated.
Figure 2-1 was updated.
The External Setup and Clock-to-Out (Pad-to-Pad) equations in the "Hardwired
Clock – Using LVTTL 24 mA High Slew Clock I/O" section were updated.
The External Setup and Clock-to-Out (Pad-to-Pad) in the "Routed Clock – Using
LVTTL 24 mA High Slew Clock I/O" section were updated.
The "Global Pins" section was updated.
The "User I/Os" section was updated.
Table 2-17 was updated.
Figure 2-8 was updated.
Figure 2-13 and Figure 2-14 were updated.
The following timing parameters were renamed in I/O timing characteristic
tables from Table 2-22 to Table 2-60:
tIOCLKQ > tICLKQ
tIOCLKY > tOCLKQ
Timing numbers were updated from Table 2-22 to Table 2-78.
The "R-Cell" section was updated.
Figure 2-59 was updated.
Figure 2-60 was updated.
Figure 2-67 was updated.
Figure 2-68 was updated.
Table 2-89 to Table 2-93 were updated.
Table 2-98 to Table 2-102 were updated.
2-102 to
Revision
Changes
Page
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