- 您現(xiàn)在的位置：買賣IC網(wǎng) > PDF目錄295120 > AX250-1PQ208 FPGA, 2816 CLBS, 154000 GATES, 763 MHz, PQFP208 PDF資料下載
參數(shù)資料
| 型號(hào)： | AX250-1PQ208 |
| 元件分類： | FPGA |
| 英文描述： | FPGA, 2816 CLBS, 154000 GATES, 763 MHz, PQFP208 |
| 封裝： | 0.50 MM PITCH, PLASTIC, QFP-208 |
| 文件頁數(shù)： | 228/230頁 |
| 文件大小： | 6485K |
| 代理商： | AX250-1PQ208 |
第1頁第2頁第3頁第4頁第5頁第6頁第7頁第8頁第9頁第10頁第11頁第12頁第13頁第14頁第15頁第16頁第17頁第18頁第19頁第20頁第21頁第22頁第23頁第24頁第25頁第26頁第27頁第28頁第29頁第30頁第31頁第32頁第33頁第34頁第35頁第36頁第37頁第38頁第39頁第40頁第41頁第42頁第43頁第44頁第45頁第46頁第47頁第48頁第49頁第50頁第51頁第52頁第53頁第54頁第55頁第56頁第57頁第58頁第59頁第60頁第61頁第62頁第63頁第64頁第65頁第66頁第67頁第68頁第69頁第70頁第71頁第72頁第73頁第74頁第75頁第76頁第77頁第78頁第79頁第80頁第81頁第82頁第83頁第84頁第85頁第86頁第87頁第88頁第89頁第90頁第91頁第92頁第93頁第94頁第95頁第96頁第97頁第98頁第99頁第100頁第101頁第102頁第103頁第104頁第105頁第106頁第107頁第108頁第109頁第110頁第111頁第112頁第113頁第114頁第115頁第116頁第117頁第118頁第119頁第120頁第121頁第122頁第123頁第124頁第125頁第126頁第127頁第128頁第129頁第130頁第131頁第132頁第133頁第134頁第135頁第136頁第137頁第138頁第139頁第140頁第141頁第142頁第143頁第144頁第145頁第146頁第147頁第148頁第149頁第150頁第151頁第152頁第153頁第154頁第155頁第156頁第157頁第158頁第159頁第160頁第161頁第162頁第163頁第164頁第165頁第166頁第167頁第168頁第169頁第170頁第171頁第172頁第173頁第174頁第175頁第176頁第177頁第178頁第179頁第180頁第181頁第182頁第183頁第184頁第185頁第186頁第187頁第188頁第189頁第190頁第191頁第192頁第193頁第194頁第195頁第196頁第197頁第198頁第199頁第200頁第201頁第202頁第203頁第204頁第205頁第206頁第207頁第208頁第209頁第210頁第211頁第212頁第213頁第214頁第215頁第216頁第217頁第218頁第219頁第220頁第221頁第222頁第223頁第224頁第225頁第226頁第227頁當(dāng)前第228頁第229頁第230頁
Axcelerator Family FPGAs
v2.8
2-83
The active-high CLR pin is used to reset the FIFO to the
empty state, which sets FULL and AFULL low, and EMPTY
and AEMPTY high.
Assuming that the EMPTY flag is not set, new data is
read from the FIFO when REN is valid on the active edge
of the clock. Write and read transfers are described with
timing requirements in "Timing Characteristics" on
Glitch Elimination
An analog filter is added to each FIFO controller to
guarantee glitch-free FIFO-flag logic.
Overflow and Underflow Control
The counter MSB keeps track of the difference between
the read address (RA) and the write address (WA). The
EMPTY flag is set when the read and write addresses are
equal. To prevent underflow, the write address is double-
sampled by the read clock prior to comparison with the
read address (part A in Figure 2-64). To prevent overflow,
the read address is double-sampled by the write clock
prior to comparison to the write address (part B in
FIFO Configurations
Unlike the RAM, the FIFO's write width and read width
cannot be specified independently. For the FIFO, the
write and read widths must be the same. The WIDTH pins
are used to specify one of six allowable word widths, as
shown in Table 2-95.
The DEPTH pins allow RAM cells to be cascaded to create
larger FIFOs. The four pins allow depths of 2, 4, 8, and 16
to be specified. Table 2-85 on page 2-72 describes the
FIFO depth options for various data width and memory
blocks.
Interface
shows
a
logic
block
diagram
of
the
Axcelerator FIFO module.
Cascading FIFO Blocks
FIFO blocks can be cascaded to create deeper FIFO
functions. When building larger FIFO blocks, if the word
width can be fractured in a multi-bit FIFO, the fractured
word configuration is recommended over a cascaded
configuration. For example, 256x36 can be configured as
two blocks of 256x18. This should be taken into account
when building the FIFO blocks manually. However, when
using SmartGen, the user only needs to specify the depth
and width of the necessary FIFO blocks. SmartGen
automatically
configures
these
blocks
to
optimize
performance.
Clock
As with RAM configuration, the RCLK and WCLK pins
have independent polarity selection
Figure 2-64 Overflow and Underflow Control
AB
=
EMPTY
WA
RA
RCLK
=
FULL
RA
WA
WCLK
Table 2-95 FIFO Width Configurations
WIDTH(2:0)
W x D
000
1 x 4k
001
2 x 2k
010
4 x 1k
011
9 x 512
100
18 x 256
101
36 x 128
11x
reserved
Figure 2-65 FIFO Block Diagram
DEPTH [3:0]
RD [35:0]
FULL
EMPTY
AFULL
AEMPTY
WIDTH [2:0]
FWEN
FREN
PIPE
RCLK
WD [35:0]
AEVAL [7:0]
AFVAL [7:0]
WCLK
CLR
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| AX250-2FG256I | FPGA, 2816 CLBS, 154000 GATES, 870 MHz, PBGA256 |
| AX250-2FG256 | FPGA, 2816 CLBS, 154000 GATES, 870 MHz, PBGA256 |
| AX250-2FG484I | FPGA, 2816 CLBS, 154000 GATES, 870 MHz, PBGA484 |
| AX250-2FG484 | FPGA, 2816 CLBS, 154000 GATES, 870 MHz, PBGA484 |
| AX250-2PQ208I | FPGA, 2816 CLBS, 154000 GATES, 870 MHz, PQFP208 |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| AX250-1PQ208I | 功能描述:IC FPGA AXCELERATOR 250K 208QFP RoHS:否 類別:集成電路 (IC) >> 嵌入式 - FPGA（現(xiàn)場可編程門陣列） 系列:Axcelerator 標(biāo)準(zhǔn)包裝:40 系列:SX-A LAB/CLB數(shù):6036 邏輯元件/單元數(shù):- RAM 位總計(jì):- 輸入/輸出數(shù):360 門數(shù):108000 電源電壓:2.25 V ~ 5.25 V 安裝類型:表面貼裝 工作溫度:0°C ~ 70°C 封裝/外殼:484-BGA 供應(yīng)商設(shè)備封裝:484-FPBGA（27X27） |
| AX250-1PQ208M | 制造商:Microsemi Corporation 功能描述:FPGA AXCELERATOR 154K GATES 2816 CELLS 763MHZ 0.15UM 1.5V 20 - Trays 制造商:Microsemi Corporation 功能描述:IC FPGA 115 I/O 208PQFP |
| AX250-1PQ896 | 制造商:ACTEL 制造商全稱:Actel Corporation 功能描述:Axcelerator Family FPGAs |
| AX250-1PQ896B | 制造商:ACTEL 制造商全稱:Actel Corporation 功能描述:Axcelerator Family FPGAs |
| AX250-1PQ896I | 制造商:ACTEL 制造商全稱:Actel Corporation 功能描述:Axcelerator Family FPGAs |
發(fā)布緊急采購，3分鐘左右您將得到回復(fù)。