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參數(shù)資料
| 型號： | AX250-FGG256I |
| 廠商： | Microsemi SoC |
| 文件頁數(shù)： | 15/262頁 |
| 文件大小： | 0K |
| 描述： | IC FPGA AXCELERATOR 250K 256FBGA |
| 標準包裝： | 90 |
| 系列： | Axcelerator |
| 邏輯元件/單元數(shù)： | 2816 |
| RAM 位總計： | 55296 |
| 輸入/輸出數(shù)： | 138 |
| 門數(shù)： | 250000 |
| 電源電壓： | 1.425 V ~ 1.575 V |
| 安裝類型： | 表面貼裝 |
| 工作溫度： | -40°C ~ 85°C |
| 封裝/外殼： | 256-LBGA |
| 供應商設備封裝： | 256-FPBGA（17x17） |
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Axcelerator Family FPGAs
Re vi s i on 18
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Figure 2-63 illustrates flag generation.
The Verilog codes for the flags are:
assign AF = (DIFF[15:0] >={AFVAL[7:0],8'b00000000})?1:0;
assign AE = ({AEVAL[7:0],8'b00000000}>=DIFF[15:0])?1:0;
The number of DIFF-bits active depends on the configuration depth and width (Table 2-95).
The active-high CLR pin is used to reset the FIFO to the empty state, which sets FULL and AFULL low,
and EMPTY and AEMPTY high.
Assuming that the EMPTY flag is not set, new data is read from the FIFO when REN is valid on the active
edge of the clock. Write and read transfers are described with timing requirements in "Timing
Figure 2-63 ALMOST-EMPTY and ALMOST-FULL Logic
Table 2-95 Number of Available Configuration Bits
Number of Blocks
Block DxW
Number of AEVAL/AFVAL Bits
1
1x1
4
2
1x2
4
2
2x1
5
4
1x4
4
2x2
5
4
4x1
6
8
1x8
4
8
2x4
5
8
4x2
6
8
8x1
7
16
1x16
4
16
2x8
5
16
4x4
6
16
8x2
7
16
16x1
8
ALMOST EMPTY and ALMOST FULL Logic
WCNTR
[15:0]
WCLK
RCNTR
[15:0]
RCLK
16
X
Y
X
Y
AEMPTY
AFULL
X>=Y
(16 bit)
DIFF [15:0]
AEVAL [7:0], GND [7:0] (MSB....LSB)
AFVAL [7:0], GND [7:0] (MSB....LSB)
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PDF描述 |
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參數(shù)描述 |
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| AX250-FGG484I | 功能描述:IC FPGA AXCELERATOR 250K 484FBGA RoHS:是 類別:集成電路 (IC) >> 嵌入式 - FPGA（現(xiàn)場可編程門陣列） 系列:Axcelerator 標準包裝:40 系列:SX-A LAB/CLB數(shù):6036 邏輯元件/單元數(shù):- RAM 位總計:- 輸入/輸出數(shù):360 門數(shù):108000 電源電壓:2.25 V ~ 5.25 V 安裝類型:表面貼裝 工作溫度:0°C ~ 70°C 封裝/外殼:484-BGA 供應商設備封裝:484-FPBGA（27X27） |
| AX250-FGG484M | 制造商:Microsemi Corporation 功能描述:FPGA AXCELERATOR 154K GATES 2816 CELLS 649MHZ 0.15UM 1.5V 48 - Trays 制造商:Microsemi Corporation 功能描述:IC FPGA 248 I/O 484FBGA |
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