參數(shù)資料
型號(hào)： AX250-FGG256I
廠商： Microsemi SoC
文件頁(yè)數(shù)： 24/262頁(yè)
文件大小： 0K
描述： IC FPGA AXCELERATOR 250K 256FBGA
標(biāo)準(zhǔn)包裝： 90
系列： Axcelerator
邏輯元件/單元數(shù)： 2816
RAM 位總計(jì)： 55296
輸入/輸出數(shù)： 138
門數(shù)： 250000
電源電壓： 1.425 V ~ 1.575 V
安裝類型： 表面貼裝
工作溫度： -40°C ~ 85°C
封裝/外殼： 256-LBGA
供應(yīng)商設(shè)備封裝： 256-FPBGA（17x17）
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General Description
1- 6
R ev isio n 1 8
Global Resources
Each family member has three types of global signals available to the designer: HCLK, CLK, and
GCLR/GPSET. There are four hardwired clocks (HCLK) per device that can directly drive the clock input
of each R-cell. Each of the four routed clocks (CLK) can drive the clock, clear, preset, or enable pin of an
R-cell or any input of a C-cell (Figure 1-3 on page 1-2).
Global clear (GCLR) and global preset (GPSET) drive the clear and preset inputs of each R-cell as well
as each I/O Register on a chip-wide basis at power-up.
Each HCLK and CLK has an associated analog PLL (a total of eight per chip). Each embedded PLL can
be used for clock delay minimization, clock delay adjustment, or clock frequency synthesis. The PLL is
capable of operating with input frequencies ranging from 14 MHz to 200 MHz and can generate output
frequencies between 20 MHz and 1 GHz. The clock can be either divided or multiplied by factors ranging
from 1 to 64. Additionally, multiply and divide settings can be used in any combination as long as the
resulting clock frequency is between 20 MHz and 1 GHz. Adjacent PLLs can be cascaded to create
complex frequency combinations.
The PLL can be used to introduce either a positive or a negative clock delay of up to 3.75 ns in 250 ps
increments. The reference clock required to drive the PLL can be derived from three sources: external
input pad (either single-ended or differential), internal logic, or the output of an adjacent PLL.
Low Power (LP) Mode
The AX architecture was created for high-performance designs but also includes a low power mode
(activated via the LP pin). When the low power mode is activated, I/O banks can be disabled (inputs
disabled, outputs tristated), and PLLs can be placed in a power-down mode. All internal register states
are maintained in this mode. Furthermore, individual I/O banks can be configured to opt out of the LP
mode, thereby giving the designer access to critical signals while the rest of the chip is in low power
mode.
The power can be further reduced by providing an external voltage source (VPUMP) to the device to
bypass the internal charge pump (See "Low Power Mode" on page 2-106 for more information).
Figure 1-8
AX Routing Structures
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PDF描述
A54SX08-2PLG84 IC FPGA SX 12K GATES 84-PLCC
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977-009-010R031 BACKSHELL DB9 GREY PLASTIC
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參數(shù)描述
AX250-FGG256M 制造商:Microsemi Corporation 功能描述:FPGA Axcelerator Family 154K Gates 2816 Cells 649MHz 0.15um Technology 1.5V 256-Pin FBGA 制造商:Microsemi Corporation 功能描述:FPGA AXCELERATOR 154K GATES 2816 CELLS 649MHZ 0.15UM 1.5V 25 - Trays
AX250-FGG484 功能描述:IC FPGA 250K 484FPBGA RoHS:是 類別:集成電路 (IC) >> 嵌入式 - FPGA（現(xiàn)場(chǎng)可編程門陣列） 系列:Axcelerator 標(biāo)準(zhǔn)包裝:60 系列:XP LAB/CLB數(shù):- 邏輯元件/單元數(shù):10000 RAM 位總計(jì):221184 輸入/輸出數(shù):244 門數(shù):- 電源電壓:1.71 V ~ 3.465 V 安裝類型:表面貼裝 工作溫度:0°C ~ 85°C 封裝/外殼:388-BBGA 供應(yīng)商設(shè)備封裝:388-FPBGA（23x23） 其它名稱:220-1241
AX250-FGG484I 功能描述:IC FPGA AXCELERATOR 250K 484FBGA RoHS:是 類別:集成電路 (IC) >> 嵌入式 - FPGA（現(xiàn)場(chǎng)可編程門陣列） 系列:Axcelerator 標(biāo)準(zhǔn)包裝:40 系列:SX-A LAB/CLB數(shù):6036 邏輯元件/單元數(shù):- RAM 位總計(jì):- 輸入/輸出數(shù):360 門數(shù):108000 電源電壓:2.25 V ~ 5.25 V 安裝類型:表面貼裝 工作溫度:0°C ~ 70°C 封裝/外殼:484-BGA 供應(yīng)商設(shè)備封裝:484-FPBGA（27X27）
AX250-FGG484M 制造商:Microsemi Corporation 功能描述:FPGA AXCELERATOR 154K GATES 2816 CELLS 649MHZ 0.15UM 1.5V 48 - Trays 制造商:Microsemi Corporation 功能描述:IC FPGA 248 I/O 484FBGA
AX250-FGG896 制造商:ACTEL 制造商全稱:Actel Corporation 功能描述:Axcelerator Family FPGAs
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