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參數(shù)資料
| 型號： | C8051F561-IQ |
| 廠商： | Silicon Laboratories Inc |
| 文件頁數(shù)： | 44/302頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC 8051 MCU 32K FLASH 32-QFP |
| 產(chǎn)品培訓(xùn)模塊： | Serial Communication Overview |
| 標準包裝： | 250 |
| 系列： | C8051F56x |
| 核心處理器： | 8051 |
| 芯體尺寸： | 8-位 |
| 速度： | 50MHz |
| 連通性： | SMBus（2 線/I²C），CAN，SPI，UART/USART |
| 外圍設(shè)備： | POR，PWM，溫度傳感器，WDT |
| 輸入/輸出數(shù)： | 25 |
| 程序存儲器容量： | 32KB（32K x 8） |
| 程序存儲器類型： | 閃存 |
| RAM 容量： | 2.25K x 8 |
| 電壓 - 電源 (Vcc/Vdd)： | 1.8 V ~ 5.25 V |
| 數(shù)據(jù)轉(zhuǎn)換器： | A/D 25x12b |
| 振蕩器型： | 內(nèi)部 |
| 工作溫度： | -40°C ~ 125°C |
| 封裝/外殼： | 32-LQFP |
| 包裝： | 托盤 |
| 配用： | 336-1691-ND - KIT DEVELOPMENT FOR C8051F560 |
| 其它名稱： | 336-1696 |
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C8051F55x/56x/57x
138
Rev. 1.1
Important Note:
If the VDD monitor is being turned on from a disabled state, it should be enabled before it
is selected as a reset source. Selecting the VDD monitor as a reset source before it is enabled and stabi-
lized may cause a system reset. In some applications, this reset may be undesirable. If this is not desirable
in the application, a delay should be introduced between enabling the monitor and selecting it as a reset
source. The procedure for enabling the VDD monitor and configuring it as a reset source from a disabled
state is as follows:
1. Enable the VDD monitor (VDMEN bit in VDM0CN = 1).
2. If necessary, wait for the VDD monitor to stabilize (see Table 5.4 for the VDD Monitor turn-on time).
Note: This delay should be omitted if software contains routines that erase or write Flash
memory.
3. Select the VDD monitor as a reset source (PORSF bit in RSTSRC = 1).
See Figure 16.2 for VDD monitor timing; note that the power-on-reset delay is not incurred after a VDD
Note:
The output of the internal voltage regulator is calibrated by the MCU immediately after any reset event. The
output of the un-calibrated internal regulator could be below the high threshold setting of the VDD Monitor. If this
is the case and the VDD Monitor is set to the high threshold setting and if the MCU receives a non-power on
reset (POR), the MCU will remain in reset until a POR occurs (i.e., VDD Monitor will keep the device in reset). A
POR will force the VDD Monitor to the low threshold setting which is guaranteed to be below the un-calibrated
output of the internal regulator. The device will then exit reset and resume normal operation. It is for this reason
Silicon Labs strongly recommends that the VDD Monitor is always left in the low threshold setting (i.e. default
value upon POR).
When programming the Flash in-system, the VDD Monitor must be set to the high threshold setting. For the
highest system reliability, the time the VDD Monitor is set to the high threshold setting should be minimized
(e.g., setting the VDD Monitor to the high threshold setting just before the Flash write operation and then
changing it back to the low threshold setting immediately after the Flash write operation).
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| C8051F562-IM | 功能描述:8位微控制器 -MCU 50 MIPS 32 kB 2 kB LIN 2.1 SPI UART RoHS:否 制造商:Silicon Labs 核心:8051 處理器系列:C8051F39x 數(shù)據(jù)總線寬度:8 bit 最大時鐘頻率:50 MHz 程序存儲器大小:16 KB 數(shù)據(jù) RAM 大小:1 KB 片上 ADC:Yes 工作電源電壓:1.8 V to 3.6 V 工作溫度范圍:- 40 C to + 105 C 封裝 / 箱體:QFN-20 安裝風(fēng)格:SMD/SMT |
| C8051F562-IMR | 功能描述:8位微控制器 -MCU 50 MIPS 32 kB 2 kB LIN 2.1 SPI RoHS:否 制造商:Silicon Labs 核心:8051 處理器系列:C8051F39x 數(shù)據(jù)總線寬度:8 bit 最大時鐘頻率:50 MHz 程序存儲器大小:16 KB 數(shù)據(jù) RAM 大小:1 KB 片上 ADC:Yes 工作電源電壓:1.8 V to 3.6 V 工作溫度范圍:- 40 C to + 105 C 封裝 / 箱體:QFN-20 安裝風(fēng)格:SMD/SMT |
| C8051F562-IQ | 功能描述:8位微控制器 -MCU 50 MIPS 32 kB 2 kB LIN 2.1 SPI UART RoHS:否 制造商:Silicon Labs 核心:8051 處理器系列:C8051F39x 數(shù)據(jù)總線寬度:8 bit 最大時鐘頻率:50 MHz 程序存儲器大小:16 KB 數(shù)據(jù) RAM 大小:1 KB 片上 ADC:Yes 工作電源電壓:1.8 V to 3.6 V 工作溫度范圍:- 40 C to + 105 C 封裝 / 箱體:QFN-20 安裝風(fēng)格:SMD/SMT |
| C8051F562-IQR | 功能描述:8位微控制器 -MCU 50 MIPS 32 kB 2 kB LIN 2.1 SPI RoHS:否 制造商:Silicon Labs 核心:8051 處理器系列:C8051F39x 數(shù)據(jù)總線寬度:8 bit 最大時鐘頻率:50 MHz 程序存儲器大小:16 KB 數(shù)據(jù) RAM 大小:1 KB 片上 ADC:Yes 工作電源電壓:1.8 V to 3.6 V 工作溫度范圍:- 40 C to + 105 C 封裝 / 箱體:QFN-20 安裝風(fēng)格:SMD/SMT |
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