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參數(shù)資料
| 型號(hào)： | CA95C09-10CN |
| 元件分類： | 加密電路 |
| 英文描述： | TELECOM, DATA ENCRYPTION CIRCUIT, PQCC44 |
| 封裝： | PLASTIC, LCC-44 |
| 文件頁數(shù)： | 2/42頁 |
| 文件大?。?/td> | 180K |
| 代理商： | CA95C09-10CN |
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CA95C68/18/09
Tundra Semiconductor Corporation
3-34
Tundra Semiconductor Corporation
Table 3-3a : AC Characteristics (TA + 0 to 70° C, VDD = +5.0V ± 5%, VSS = 0V)
Number
Description
Clock
t1
CLK Width HIGH (tWH)
t2
CLK Width LOW (tWL)
t3
CLK HIGH to Next Clock HIGH (Clock Cycle, tC)
Reset
t5
LOW to
HIGH (Reset Pulse Width), (Note 11)
Direct Control Mode
t9
S/S LOW to C/K HIGH (Setup), (Note 11)
t10
K/D LOW to C/K HIGH (Setup), (Note 11)
t11
C/K HIGH to S/S HIGH (Note 11)
t12
C/K HIGH to K/D HIGH (Note 11)
t13
S/S LOW to E/D INVALID (Hold)
t14
E/D SETUP to K/D HIGH (Setup) (Note 11)
t15
K/D HIGH CLK
↓ to
LOW
t17
K/D LOW to E/D INVALID (Hold)
t18
K/D LOW to S/S HIGH
t19
S/S LOW to K/D HIGH
t20
E/D SETUP to S/S HIGH (Setup), (Note 11)
t21
S/S HIGH CLK
↓ to
(
) LOW (Port Input Flag)
t23
S/S LOW to E/D INVALID (Hold) (Note 11)
t24
CLK LOW to
LOW
t25
CLK LOW to
HIGH
t27
ALGORITHM completed CLK
↓ to
(
) LOW (Port Output Flag)
t28
S/S LOW CLK
↓ to
(
) HIGH (Port Input Flag), (Note 3)
t29
CLK
↓ to K/D HIGH (Notes 11, 16)
t30
CLK
↓ to S/S HIGH (Notes 11, 16)
Multiplexed Control Mode - Master Port
t32
For CA95C68: MALE Width (HIGH)
For CA95C18:
Width (LOW)
t34
For CA95C68:
LOW to MALE LOW (Setup)
For CA95C18:
LOW to
HIGH (Setup)
t35
For CA95C68: MALE LOW to
HIGH (Hold)
For CA95C18:
HIGH to
HIGH (Hold)
t36
For CA95C68: Address INVALID to MALE LOW (Address Setup Time)
For CA95C18: Address INVALID to
HIGH (Address Setup Time)
t37
For CA95C68: MALE LOW to Address INVALID (Address Hold Time)
For CA95C18:
HIGH to Address INVALID (Address Hold Time)
MRD
MWR
MRD
MWR
CP
MFLG
SFLG
BSY
MFLG
SFLG
MFLG
SFLG
MAS
MCS
MAS
MCS
MAS
MCS
MAS
相關(guān)PDF資料 |
PDF描述 |
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| CA95C09-33CN | TELECOM, DATA ENCRYPTION CIRCUIT, PQCC44 |
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相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
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