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參數(shù)資料
| 型號： | CY7C1339 |
| 廠商： | Cypress Semiconductor Corp. |
| 英文描述： | 128K x 32 Synchronous-Pipelined Cache RAM(128K x 32 同步流水線式高速緩沖存儲器 RAM) |
| 中文描述： | 128K的× 32同步流水線緩存內存（128K的× 32同步流水線式高速緩沖存儲器的RAM） |
| 文件頁數(shù)： | 10/15頁 |
| 文件大小： | 277K |
| 代理商： | CY7C1339 |
CY7C1339
10
Switching Waveforms
Write Cycle Timing
[14, 15]
Note:
14. WE is the combination of BWE, BW
, and GW to define a write cycle (see Write Cycle Descriptions table).
15. WDx stands for Write Data to Address X.
ADSP
CLK
ADSC
ADV
ADD
CE
1
OE
GW
WE
CE
2
CE
3
1a
Data-
In
t
CYC
t
CH
t
CL
t
ADS
t
ADH
t
ADS
t
ADH
t
ADVS
t
ADVH
WD1
WD2
WD3
t
AH
t
AS
t
WS
t
WH
t
WH
t
WS
t
CES
t
CEH
t
CES
t
CEH
t
CES
t
CEH
2b
3a
Single Write
Burst Write
Unselected
ADSP ignored with CE
1
inactive
CE
1
masks ADSP
= DON
’
T CARE
= UNDEFINED
Pipelined Write
2a
2c
2d
t
DH
t
DS
High-Z
High-Z
Unselected with CE
2
ADV Must Be Inactive for ADSP Write
ADSC initiated write
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